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21. 发明专利

TWI357638B 形成半導體裝置之方法及形成於一基板上之記憶體級 A METHOD FOR FORMING A SEMICONDUCTOR DEVICE AND A MEMORY LEVEL FORMED ABOVE A SUBSTRATE 失效
简体标题：形成半导体设备之方法及形成于一基板上之内存级 A METHOD FOR FORMING A SEMICONDUCTOR DEVICE AND A MEMORY LEVEL FORMED ABOVE A SUBSTRATE
公开(公告)号：TWI357638B
公开(公告)日：2012-02-01
申请号：TW096119005
申请日：2007-05-28
申请人：桑迪士克3D公司
发明人：史堤芬J 瑞迪根 , 優沙瑞修蘭 , 塞繆爾當頓 , 邁可W 柯涅維奇
IPC分类号： H01L
CPC分类号： H01L23/5252 , H01L27/1021 , H01L29/6609 , H01L2924/0002 , H01L2924/00
摘要：本發明提供一種用於使用一導電硬遮罩形成圖案化特徵之方法，其中該導電硬遮罩在一形成自上方提供至彼等特徵之電連接的Damascene導體之隨後溝槽蝕刻期間保護彼等特徵。該硬遮罩之厚度提供一餘量以在該溝槽蝕刻期間避免可能損害裝置效能的過蝕刻。該方法有利地用於形成一整體式三維記憶體陣列。
简体摘要：本发明提供一种用于使用一导电硬遮罩形成图案化特征之方法，其中该导电硬遮罩在一形成自上方提供至彼等特征之电连接的Damascene导体之随后沟槽蚀刻期间保护彼等特征。该硬遮罩之厚度提供一余量以在该沟槽蚀刻期间避免可能损害设备性能的过蚀刻。该方法有利地用于形成一整体式三维内存数组。

22. 发明专利

TW201203253A 單次可程式化唯讀記憶體及其製造方法與其操作方法 ONE TIME PROGRAMMABLE MEMORY AND THE MANUFACTURING METHOD AND OPERATION METHOD THEREOF 审中-公开
简体标题：单次可进程化唯读内存及其制造方法与其操作方法 ONE TIME PROGRAMMABLE MEMORY AND THE MANUFACTURING METHOD AND OPERATION METHOD THEREOF
公开(公告)号：TW201203253A
公开(公告)日：2012-01-16
申请号：TW099122174
申请日：2010-07-06
申请人：鉅晶電子股份有限公司
发明人：賴東明 , 王騰鋒 , 薛凱安
IPC分类号： G11C
CPC分类号： H01L27/112 , G11C17/16 , H01L23/5252 , H01L27/11206 , H01L2924/0002 , H01L2924/00
摘要：一種單次可程式化唯讀記憶體，具有設置於基底上的記憶胞。此記憶胞具有電晶體與反熔絲結構。反熔絲結構設置於隔離結構的溝渠頂角周圍區域上(由摻雜區、介電層與導體層構成)。隔離結構的上表面低於基底表面，而暴露出溝渠頂角周圍區域。導體層設置於隔離結構上並覆蓋溝渠頂角周圍區域。介電層設置於溝渠頂角周圍區域且位於導體層與摻雜區之間。記憶胞藉由介電層是否崩潰來儲存數位資訊。
简体摘要：一种单次可进程化唯读内存，具有设置于基底上的记忆胞。此记忆胞具有晶体管与反熔丝结构。反熔丝结构设置于隔离结构的沟渠顶角周围区域上(由掺杂区、介电层与导体层构成)。隔离结构的上表面低于基底表面，而暴露出沟渠顶角周围区域。导体层设置于隔离结构上并覆盖沟渠顶角周围区域。介电层设置于沟渠顶角周围区域且位于导体层与掺杂区之间。记忆胞借由介电层是否崩溃来存储数码信息。

23. 发明专利

TW201007824A 包含金屬熔絲、反熔絲及／或電阻之金屬閘極整合結構及方法 METAL GATE INTEGRATION STRUCTURE AND METHOD INCLUDING METAL FUSE, ANTI-FUSE AND/OR RESISTOR 审中-公开
简体标题：包含金属熔丝、反熔丝及／或电阻之金属闸极集成结构及方法 METAL GATE INTEGRATION STRUCTURE AND METHOD INCLUDING METAL FUSE, ANTI-FUSE AND/OR RESISTOR
公开(公告)号：TW201007824A
公开(公告)日：2010-02-16
申请号：TW098115438
申请日：2009-05-08
申请人：萬國商業機器公司
发明人：古伯道格拉斯D , 依夏艾伯妮娜E , 杰伯瑞塞拉西艾福瑞G , 何忠信 , 侯荷伯特雷 , 金德基 , 柯蘭達門荃卓瑟卡 , 莫伊丹 , 羅素羅伯特馬克 , 沙法蘭約翰馬修 , 斯戴恩肯尼士杰 , 羅伯森諾曼懷洛 , 王平川 , 顏弘雯
IPC分类号： H01L
CPC分类号： H01L27/0629 , H01L23/5252 , H01L2924/0002 , H01L2924/00
摘要：一種半導體結構以及一種用於製造此半導體結構之方法係提供一場效元件位於並形成於一半導體基板之主動區域上，以及一熔絲結構、一反熔絲結構與一電阻結構中之至少一者位於並形成於至少部分同時在側向與半導體基板之主動區域相隔的隔離區域。該場效元件包含一具有高介電常數之介電質材料的閘極介電質，以及一包含金屬材料之閘極電極。而該熔絲結構、反熔絲結構與電阻結構中之至少一者包含一具有與閘極介電質之相同材料的墊介電質，以及亦選擇性地可能包含與該閘極電極相同的金屬材料之一熔絲、反熔絲或電阻。
简体摘要：一种半导体结构以及一种用于制造此半导体结构之方法系提供一场效组件位于并形成于一半导体基板之主动区域上，以及一熔丝结构、一反熔丝结构与一电阻结构中之至少一者位于并形成于至少部分同时在侧向与半导体基板之主动区域相隔的隔离区域。该场效组件包含一具有高介电常数之介电质材料的闸极介电质，以及一包含金属材料之闸极电极。而该熔丝结构、反熔丝结构与电阻结构中之至少一者包含一具有与闸极介电质之相同材料的垫介电质，以及亦选择性地可能包含与该闸极电极相同的金属材料之一熔丝、反熔丝或电阻。

24. 发明专利

TW200910525A 用於熔絲與反熔絲應用的半導體結構 SEMICONDUCTOR STRUCTURE FOR FUSE AND ANTI-FUSE APPLICATIONS 审中-公开
简体标题：用于熔丝与反熔丝应用的半导体结构 SEMICONDUCTOR STRUCTURE FOR FUSE AND ANTI-FUSE APPLICATIONS
公开(公告)号：TW200910525A
公开(公告)日：2009-03-01
申请号：TW097116452
申请日：2008-05-05
申请人：萬國商業機器公司 INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人：楊智超 YANG, CHIH CHAO , 丹尼爾C 艾戴斯坦 EDELSTEIN, DANIEL C. , 傑克A 曼得門 MANDELMAN, JACK A. , 許履塵 HSU, LOUIS L.
IPC分类号： H01L , G11C
CPC分类号： H01L23/5256 , H01L23/5252 , H01L2924/0002 , H01L2924/00
摘要：提供一種熔絲/反熔絲結構,其中反熔絲的程式化是由形成於鄰接熔絲元件之電遷移引致的凸丘所造成。凸丘使位於熔絲元件之側壁上之薄擴散阻障層破裂,而熔絲元件中之導電材料擴散致鄰近介電材料。熔絲元件包含導電材料位於線開口中,其包含具有第一厚度之第一擴散阻障層位於線開口之側壁與底壁上。反熔絲元件包含導電材料位於組合的介層與線開口中,其包含第一擴散阻障層位於組合的介層與線開口之側壁與底壁上,以及具有大於第一厚度之第二厚度之第二擴散阻障層於第一擴散阻障層上。
简体摘要：提供一种熔丝/反熔丝结构,其中反熔丝的进程化是由形成于邻接熔丝组件之电迁移引致的凸丘所造成。凸丘使位于熔丝组件之侧壁上之薄扩散阻障层破裂,而熔丝组件中之导电材料扩散致邻近介电材料。熔丝组件包含导电材料位于线开口中,其包含具有第一厚度之第一扩散阻障层位于线开口之侧壁与底壁上。反熔丝组件包含导电材料位于组合的介层与线开口中,其包含第一扩散阻障层位于组合的介层与线开口之侧壁与底壁上,以及具有大于第一厚度之第二厚度之第二扩散阻障层于第一扩散阻障层上。

25. 发明专利

TW200535856A 電子融絲及其程式化與刪除其程式的方法 MULTIPLE-TIME PROGRAMMABLE ELECTRICAL FUSE UTILIZING MOS OXIDE BREAKDOWN 失效
简体标题：电子融丝及其进程化与删除其进程的方法 MULTIPLE-TIME PROGRAMMABLE ELECTRICAL FUSE UTILIZING MOS OXIDE BREAKDOWN
公开(公告)号：TW200535856A
公开(公告)日：2005-11-01
申请号：TW093128976
申请日：2004-09-24
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：羅瑞欽 LUO, RUEI-CHIN , 鄒宗成 CHOU, CHUNG-CHENG , 吳經緯 WU, CHING-WEI
IPC分类号： G11C
CPC分类号： G11C17/16 , G11C17/18 , H01L23/5252 , H01L2924/0002 , H01L2924/00
摘要：本發明係有關一利用金屬氧半導體(MOS)氧化層崩潰(oxide breakdown)原理的改良式可程式化電子融絲(programmable electrical fuse)。該電子融絲包含一具有第一閘寬度的可程式化金屬氧半導體，一具有比該第一閘寬度略小的第二閘寬度的參考金屬氧半導體，以及一感測放大器，用以偵測電流差異並產生對應的邏輯訊號。在一實施例中，該電子融絲只能程式化(program)一次以改變其中邏輯狀態，藉以提供一可改變的邏輯訊號。實施方法為，透過施加一過電壓訊號(overvoltage)至該可程式化金屬氧半導體使其氧化層崩潰。因該可程式化金屬氧半導體和該參考金屬氧半導體位在感測放大器的相對兩側，藉短路該可程式化金屬氧半導體可產生相反的邏輯訊號。在另一實施例中，電子融絲可以藉由崩潰感測放大器中相對兩側的金屬氧半導體中的氧化層，重複多次程式化或刪除程式化狀態(erase)。
简体摘要：本发明系有关一利用金属氧半导体(MOS)氧化层崩溃(oxide breakdown)原理的改良式可进程化电子融丝(programmable electrical fuse)。该电子融丝包含一具有第一闸宽度的可进程化金属氧半导体，一具有比该第一闸宽度略小的第二闸宽度的参考金属氧半导体，以及一传感放大器，用以侦测电流差异并产生对应的逻辑信号。在一实施例中，该电子融丝只能进程化(program)一次以改变其中逻辑状态，借以提供一可改变的逻辑信号。实施方法为，透过施加一过电压信号(overvoltage)至该可进程化金属氧半导体使其氧化层崩溃。因该可进程化金属氧半导体和该参考金属氧半导体位在传感放大器的相对两侧，藉短路该可进程化金属氧半导体可产生相反的逻辑信号。在另一实施例中，电子融丝可以借由崩溃传感放大器中相对两侧的金属氧半导体中的氧化层，重复多次进程化或删除进程化状态(erase)。

26. 发明专利

TWI221672B 設有串聯連接之防熔元件的半導體記憶裝置 SEMICONDUCTOR MEMORY DEVICE WITH SERIES-CONNECTED ANTIFUSE-COMPONENTS 失效
简体标题：设有串联连接之防熔组件的半导体记忆设备 SEMICONDUCTOR MEMORY DEVICE WITH SERIES-CONNECTED ANTIFUSE-COMPONENTS
公开(公告)号：TWI221672B
公开(公告)日：2004-10-01
申请号：TW092108762
申请日：2003-04-15
申请人： NEC電子股份有限公司 NEC ELECTRONICS CORPORATION
发明人：佐甲隆 SAKOH, TAKASHI
IPC分类号： H01L
CPC分类号： H01L27/10897 , G11C17/16 , H01L23/5252 , H01L27/10894 , H01L2924/0002 , H01L2924/00
摘要：一種半導體記憶裝置，包含位在行列中的記憶單元。各個記憶體是屬於電容類型的，且包含一介電層的一部分。防熔元件係以一個串聯著另一個的方式而連接在一電源電極與當一MOS晶體管處於導電狀態時、呈接地態的一輸出端子間。
简体摘要：一种半导体记忆设备，包含位在行列中的记忆单元。各个内存是属于电容类型的，且包含一介电层的一部分。防熔组件系以一个串联着另一个的方式而连接在一电源电极与当一MOS晶体管处于导电状态时、呈接地态的一输出端子间。

27. 发明专利

TW583749B 接點和通孔結構及製造方法失效
简体标题：接点和通孔结构及制造方法
公开(公告)号：TW583749B
公开(公告)日：2004-04-11
申请号：TW090124687
申请日：2001-10-05
申请人：馬翠斯半導體公司 MATRIX SEMICONDUCTOR INC
发明人：詹姆士M 克里夫 JAMES M. CLEEVES
IPC分类号： H01L
CPC分类号： H01L21/76804 , H01L21/76895 , H01L23/5226 , H01L23/5252 , H01L28/00 , H01L2924/0002 , H01L2924/00
摘要：本發明係一種接點/通孔結構及其製造方法，本發明之接點/通孔包含一導電膜，一具有頂部及底部之開口形成於該導電膜之上，該開口具有一第一側壁又一第二側壁，其中該第一側壁係相對於該第二側壁，該第一側壁具有一梯階配置，使得該第一側壁在開口的底部處比在該開口的頂部處更接近該第二側壁，然後，形成一導電膜於該開口中之第一側壁上及在該導電膜上之開口的底部上。
简体摘要：本发明系一种接点/通孔结构及其制造方法，本发明之接点/通孔包含一导电膜，一具有顶部及底部之开口形成于该导电膜之上，该开口具有一第一侧壁又一第二侧壁，其中该第一侧壁系相对于该第二侧壁，该第一侧壁具有一梯阶配置，使得该第一侧壁在开口的底部处比在该开口的顶部处更接近该第二侧壁，然后，形成一导电膜于该开口中之第一侧壁上及在该导电膜上之开口的底部上。

28. 发明专利

TW564537B 致動程式化之一方法、裝置、及系統失效
简体标题：致动进程化之一方法、设备、及系统
公开(公告)号：TW564537B
公开(公告)日：2003-12-01
申请号：TW091118797
申请日：2002-08-20
申请人：歐福尼克司公司
发明人：史蒂芬J 胡德俊 , 泰勒A 羅瑞
IPC分类号： H01L
CPC分类号： H01L23/5252 , H01L23/5256 , H01L27/2409 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/143 , H01L45/144 , H01L45/148 , H01L45/16 , H01L45/1683 , H01L2924/0002 , H01L2924/00
摘要：在一項觀點中，本發明提供一種裝置，以設定並重新程式化可程式化裝置的狀態。在一項觀點中，本發明提供一種方法，以在一介電質上形成一開口，暴露出形成於一基板上的接點。該接點的電阻率係至少可由植入離子於該接點中、沉積一種材料於該接點上以及用電漿處理該接點的其中一種方法所改良。在一項觀點中，有一間隔片在該開口中形成，並有可程式化材料在該開口中及受改良之該接點上形成。一導體形成於該可程式化材料上，再將該接點轉換為一信號線。
简体摘要：在一项观点中，本发明提供一种设备，以设置并重新进程化可进程化设备的状态。在一项观点中，本发明提供一种方法，以在一介电质上形成一开口，暴露出形成于一基板上的接点。该接点的电阻率系至少可由植入离子于该接点中、沉积一种材料于该接点上以及用等离子处理该接点的其中一种方法所改良。在一项观点中，有一间隔片在该开口中形成，并有可进程化材料在该开口中及受改良之该接点上形成。一导体形成于该可进程化材料上，再将该接点转换为一信号线。

29. 发明专利

TW558825B 用來製造一抗熔絲的方法失效
简体标题：用来制造一抗熔丝的方法
公开(公告)号：TW558825B
公开(公告)日：2003-10-21
申请号：TW089128294
申请日：2001-01-31
申请人：印芬龍科技北美股份有限公司 , 印芬龍科技瑞奇蒙股份有限公司
发明人：羅伯特T 復勒 , 法蘭克普恩
IPC分类号： H01L
CPC分类号： H01L23/5252 , H01L21/76877 , H01L2924/0002 , H01L2924/00
摘要：一種用於製造具有冗餘組件之動態隨機存取記憶體(DRAMs)的方法，包括用於同時形成DRAMs之組件的正常(即，非熔絲)接點及冗餘組件之抗熔絲接點的步驟。形成正常及抗熔絲接點之加工製程，容易地使用標準積體電路加工處理技術來實施。抗熔絲接點(20)及正常(即，非熔絲)接點(10)以使得在介電質(110)之個別接點區開口、在抗熔絲接點上選擇性地形成絕緣層(210)，施加多矽晶(212，410)來覆蓋抗熔絲接點之絕緣層、及充填在正常接點上之開口而形成。在本發明之一實施例中，使用於抗熔絲接點之電路區域經過離子植入(810)而在抗熔絲接點形成之前來改善其導電性。在本發明之另一實施例中，抗熔絲形成在積體電路裝上之隔離井(1212)內，而井之非熔絲接點也提供來輔助熔斷抗熔絲。
简体摘要：一种用于制造具有冗余组件之动态随机存取内存(DRAMs)的方法，包括用于同时形成DRAMs之组件的正常(即，非熔丝)接点及冗余组件之抗熔丝接点的步骤。形成正常及抗熔丝接点之加工制程，容易地使用标准集成电路加工处理技术来实施。抗熔丝接点(20)及正常(即，非熔丝)接点(10)以使得在介电质(110)之个别接点区开口、在抗熔丝接点上选择性地形成绝缘层(210)，施加多硅晶(212，410)来覆盖抗熔丝接点之绝缘层、及充填在正常接点上之开口而形成。在本发明之一实施例中，使用于抗熔丝接点之电路区域经过离子植入(810)而在抗熔丝接点形成之前来改善其导电性。在本发明之另一实施例中，抗熔丝形成在集成电路装上之隔离井(1212)内，而井之非熔丝接点也提供来辅助熔断抗熔丝。

30. 发明专利

TW463321B 反熔絲及其形成方法有权
简体标题：反熔丝及其形成方法
公开(公告)号：TW463321B
公开(公告)日：2001-11-11
申请号：TW089114216
申请日：2000-07-17
申请人：萬國商業機器公司
发明人：克勞迪L 伯汀 , 艾瑞克L 海德堡 , 羅素J 休葛頓 , 麥克斯G 黎維 , 尾崎憲吾 , 威廉R 東堤 , 威尼M 崔克
IPC分类号： H01L
CPC分类号： H01L21/763 , H01L23/5252 , H01L27/10861 , H01L27/10894 , H01L2924/0002 , H01L2924/00
摘要：首先，一次提供一電壓可程式設計邏輯組件於第一導電型之半導體基板，該半導體基板包含位於該基板之一表面以下之第一層，第一層具有第二導電型；與一壕溝，該壕溝形成成為穿越該表面且通過第一層。該壕溝包含一內表面，一塗敷該內表面之電介質材料，與一充填受到塗敷之壕溝之導電材料。第一邏輯組件是配置成為一預先決定之電壓或更高之電壓導致壕溝之一區內出現崩潰，其中該電壓是施加於導電材料與第一層之間。第二，一次提供一電壓可程式設計邏輯組件於第一導電型之半導體基板，該半導體基板包含形成於基板之一表面之第一層，第一層具有第二導電型；與一壕溝，該壕溝形成成為穿越該表面且通過第一層。該壕溝包含一內表面，一塗敷該內表面之第一電介質材料，與充填受到塗敷之壕溝之第二電介質材料。第二邏輯組件進一步包含一電介質層，該電介質層形成於第一層之一部份上，及在一合併位置接觸用以塗敷壕溝之第一電介質材料；與一電極，該電極延伸通過電介質層與充填之壕溝之一部份之上。第二邏輯組件是配置成為一預先決定之電壓或更高之電壓導致該合併位置之附近出現崩潰。
简体摘要：首先，一次提供一电压可编程逻辑组件于第一导电型之半导体基板，该半导体基板包含位于该基板之一表面以下之第一层，第一层具有第二导电型；与一壕沟，该壕沟形成成为穿越该表面且通过第一层。该壕沟包含一内表面，一涂敷该内表面之电介质材料，与一充填受到涂敷之壕沟之导电材料。第一逻辑组件是配置成为一预先决定之电压或更高之电压导致壕沟之一区内出现崩溃，其中该电压是施加于导电材料与第一层之间。第二，一次提供一电压可编程逻辑组件于第一导电型之半导体基板，该半导体基板包含形成于基板之一表面之第一层，第一层具有第二导电型；与一壕沟，该壕沟形成成为穿越该表面且通过第一层。该壕沟包含一内表面，一涂敷该内表面之第一电介质材料，与充填受到涂敷之壕沟之第二电介质材料。第二逻辑组件进一步包含一电介质层，该电介质层形成于第一层之一部份上，及在一合并位置接触用以涂敷壕沟之第一电介质材料；与一电极，该电极延伸通过电介质层与充填之壕沟之一部份之上。第二逻辑组件是配置成为一预先决定之电压或更高之电压导致该合并位置之附近出现崩溃。

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