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1. 发明专利

TWI533319B 非揮發性記憶體裝置及其控制方法有权
简体标题：非挥发性内存设备及其控制方法
公开(公告)号：TWI533319B
公开(公告)日：2016-05-11
申请号：TW103140234
申请日：2014-11-20
申请人：財團法人工業技術研究院 , INDUSTRIAL TECHNOLOGY RESEARCH INSTITUTE
发明人：林耿裕 , LIN, KENG YU , 唐偉翔 , TANG, WEI XIANG , 黃柏涵 , HUANG, PO HAN , 許芷瑋 , HSU, CHIH WEI
IPC分类号： G11C5/14 , G11C16/02 , G06F1/32
CPC分类号： G11C7/1051 , G06F13/00 , G11C5/06 , G11C7/106 , G11C7/1087 , G11C11/005 , G11C14/00 , G11C16/22 , G11C16/30 , G11C16/3418 , H03K3/35625 , Y02D10/14

2. 发明专利

TWI510877B 電壓補償電路及其控制方法有权
简体标题：电压补偿电路及其控制方法
公开(公告)号：TWI510877B
公开(公告)日：2015-12-01
申请号：TW102138324
申请日：2013-10-23
申请人：財團法人工業技術研究院 , INDUSTRIAL TECHNOLOGY RESEARCH INSTITUTE
发明人：林耿裕 , LIN, KENG YU , 唐偉翔 , TANG, WEI XIANG , 黃柏涵 , HUANG, PO HAN
IPC分类号： G05F1/46
CPC分类号： H02M1/08 , G05F1/46 , H02J1/00 , H02M3/07

3. 发明专利

TW201235833A 適用於多核心平台的多核心同步除錯系統與方法 SYSTEM AND METHOD FOR MULTI-CORE SYNCHRONOUS DEBUGGING OF A MULTI-CORE PLATFORM 审中-公开
简体标题：适用于多内核平台的多内核同步调试系统与方法 SYSTEM AND METHOD FOR MULTI-CORE SYNCHRONOUS DEBUGGING OF A MULTI-CORE PLATFORM
公开(公告)号：TW201235833A
公开(公告)日：2012-09-01
申请号：TW100105109
申请日：2011-02-16
申请人：財團法人工業技術研究院
发明人：廖哲佑 , 李國丞 , 黃柏涵 , 吳琦
IPC分类号： G06F
CPC分类号： G06F11/3632 , G06F11/3656 , G06F11/3664
摘要：一種多核心同步除錯系統與其對應方法，適用於多核心平台，上述多核心同步除錯方法包括下列步驟。根據第一系統除錯指令的種類，將核心除錯指令傳送至第一系統除錯指令所選擇的上述多核心平台的多個核心其中之一，或儲存第一系統除錯指令包括的群組設定。依照第二系統除錯指令，使一群組的每一核心同時開始執行各自的程式指令。其中上述群組是上述多個核心的一子集合，上述群組設定指出上述群組包括上述的哪些核心。當上述群組的任一核心發生除錯事件時，利用一交握機制使上述群組的所有核心同時進入除錯狀態。
简体摘要：一种多内核同步调试系统与其对应方法，适用于多内核平台，上述多内核同步调试方法包括下列步骤。根据第一系统调试指令的种类，将内核调试指令发送至第一系统调试指令所选择的上述多内核平台的多个内核其中之一，或存储第一系统调试指令包括的群组设置。依照第二系统调试指令，使一群组的每一内核同时开始运行各自的进程指令。其中上述群组是上述多个内核的一子集合，上述群组设置指出上述群组包括上述的哪些内核。当上述群组的任一内核发生调试事件时，利用一交握机制使上述群组的所有内核同时进入调试状态。

4. 发明专利

TWI432953B 具電源管理之超長指令處理器以及其電源管理裝置與方法有权
简体标题：具电源管理之超长指令处理器以及其电源管理设备与方法
公开(公告)号：TWI432953B
公开(公告)日：2014-04-01
申请号：TW099143115
申请日：2010-12-09
申请人：財團法人工業技術研究院 , INDUSTRIAL TECHNOLOGY RESEARCH INSTITUTE
发明人：謝憲慶 , HSIEH, HSIEN CHING , 黃柏涵 , HUANG, PO HAN , 佟興无 , TUNG, SHING WU
IPC分类号： G06F1/32 , G06F9/30
CPC分类号： G06F9/38 , G06F1/3237 , G06F1/3287 , G06F1/3296 , G06F9/30076 , G06F9/3017 , G06F9/30181 , G06F9/3853 , G06F9/3867 , G06F9/3885 , Y02D10/128 , Y02D10/171 , Y02D10/172

5. 发明专利

TW201619957A 非揮發性記憶體裝置及其控制方法审中-公开
简体标题：非挥发性内存设备及其控制方法
公开(公告)号：TW201619957A
公开(公告)日：2016-06-01
申请号：TW103140234
申请日：2014-11-20
申请人：財團法人工業技術研究院 , INDUSTRIAL TECHNOLOGY RESEARCH INSTITUTE
发明人：林耿裕 , LIN, KENG YU , 唐偉翔 , TANG, WEI XIANG , 黃柏涵 , HUANG, PO HAN , 許芷瑋 , HSU, CHIH WEI
IPC分类号： G11C5/14 , G11C16/02 , G06F1/32
CPC分类号： G11C7/1051 , G06F13/00 , G11C5/06 , G11C7/106 , G11C7/1087 , G11C11/005 , G11C14/00 , G11C16/22 , G11C16/30 , G11C16/3418 , H03K3/35625 , Y02D10/14
摘要：一種非揮發性記憶體裝置及其控制方法。此裝置包括正反器、留存單元以及記憶體單元。正反器包括輸出反相器，正反器依據第一資料以及留存信號以產生第二資料。留存單元耦接所述正反器的輸出反相器。留存單元在留存信號致能時暫存所述第二資料。當位於留存單元暫存所述第二資料的期間時，記憶體單元儲存被暫存在所述留存單元的所述第二資料。藉此，提供另一種非揮發性記憶體裝置的操作模式，藉以更加省電。
简体摘要：一种非挥发性内存设备及其控制方法。此设备包括正反器、留存单元以及内存单元。正反器包括输出反相器，正反器依据第一数据以及留存信号以产生第二数据。留存单元耦接所述正反器的输出反相器。留存单元在留存信号致能时暂存所述第二数据。当位于留存单元暂存所述第二数据的期间时，内存单元存储被暂存在所述留存单元的所述第二数据。借此，提供另一种非挥发性内存设备的操作模式，借以更加省电。

6. 发明专利

TW201224733A 具電源管理之超長指令處理器以及其電源管理裝置與方法 VERY LOW INSTRUCTION WORD (VLIW) PROCESSOR WITH POWER MANAGEMENT, AND APPARATUS AND METHOD OF POWER MANAGEMENT THEREFOR 审中-公开
简体标题：具电源管理之超长指令处理器以及其电源管理设备与方法 VERY LOW INSTRUCTION WORD (VLIW) PROCESSOR WITH POWER MANAGEMENT, AND APPARATUS AND METHOD OF POWER MANAGEMENT THEREFOR
公开(公告)号：TW201224733A
公开(公告)日：2012-06-16
申请号：TW099143115
申请日：2010-12-09
申请人：財團法人工業技術研究院
发明人：謝憲慶 , 黃柏涵 , 佟興无
IPC分类号： G06F
CPC分类号： G06F9/38 , G06F1/3237 , G06F1/3287 , G06F1/3296 , G06F9/30076 , G06F9/3017 , G06F9/30181 , G06F9/3853 , G06F9/3867 , G06F9/3885 , Y02D10/128 , Y02D10/171 , Y02D10/172
摘要：一種具電源管理之超長指令處理器以及其電源管理裝置與方法。電源管理方法包括以下步驟。重新排列一輸入的指令包裹中有效指令與無操作指令之位置以輸出一轉碼後的指令包裹,其中轉碼後的指令包裹經上述重新排列後得以使無操作指令對應到一超長指令處理器中欲減少功率消耗之至少一執行單元。依據轉碼後的指令包裹,對轉碼後之指令包裹中無操作指令所對應之至少一執行單元,選擇性地進行減少功率消耗的控制。
简体摘要：一种具电源管理之超长指令处理器以及其电源管理设备与方法。电源管理方法包括以下步骤。重新排列一输入的指令包裹中有效指令与无操作指令之位置以输出一转码后的指令包裹,其中转码后的指令包裹经上述重新排列后得以使无操作指令对应到一超长指令处理器中欲减少功率消耗之至少一运行单元。依据转码后的指令包裹,对转码后之指令包裹中无操作指令所对应之至少一运行单元,选择性地进行减少功率消耗的控制。

7. 发明专利

TW201516612A 電壓補償電路及其控制方法审中-公开
简体标题：电压补偿电路及其控制方法
公开(公告)号：TW201516612A
公开(公告)日：2015-05-01
申请号：TW102138324
申请日：2013-10-23
申请人：財團法人工業技術研究院 , INDUSTRIAL TECHNOLOGY RESEARCH INSTITUTE
发明人：林耿裕 , LIN, KENG YU , 唐偉翔 , TANG, WEI XIANG , 黃柏涵 , HUANG, PO HAN
IPC分类号： G05F1/46
CPC分类号： H02M1/08 , G05F1/46 , H02J1/00 , H02M3/07
摘要：一種電壓補償電路，適用於動態補償第一軌線於傳輸電力至功能電路時所產生之電壓降，包括放大器、偵測模組與升壓模組。放大器的反向輸入端耦接於第一軌線與功能電路之間以接收提供至功能電路的負載電壓，其非反向輸入端接收參考電壓，其輸出端耦接偵測模組。升壓模組耦接於偵測模組與放大器的反向輸入端之間。放大器用以將負載電壓與參考電壓進行比較運算以產生比較訊號。偵測模組依據比較訊號產生補償電壓資訊。升壓模組依據補償電壓資訊產生補償電壓，並將補償電壓回授至放大器的反向輸入端。
简体摘要：一种电压补偿电路，适用于动态补偿第一轨线于传输电力至功能电路时所产生之电压降，包括放大器、侦测模块与升压模块。放大器的反向输入端耦接于第一轨线与功能电路之间以接收提供至功能电路的负载电压，其非反向输入端接收参考电压，其输出端耦接侦测模块。升压模块耦接于侦测模块与放大器的反向输入端之间。放大器用以将负载电压与参考电压进行比较运算以产生比较信号。侦测模块依据比较信号产生补偿电压信息。升压模块依据补偿电压信息产生补偿电压，并将补偿电压回授至放大器的反向输入端。

8. 发明专利

TWI318359B 整合式單核心、多模式處理器及其指令執行方法有权
简体标题：集成式宏内核、多模式处理器及其指令运行方法
公开(公告)号：TWI318359B
公开(公告)日：2009-12-11
申请号：TW094111749
申请日：2005-04-13
申请人：財團法人工業技術研究院
发明人：林泰吉 , 任建葳 , 劉佳憲 , 劉志尉 , 廖宜道 , 黃柏涵
IPC分类号： G06F
CPC分类号： G06F9/30145 , G06F9/3012 , G06F9/30181 , G06F9/30189 , G06F9/3885 , G06F9/3891
摘要：一種整合式單核心、多模式處理器及其指令執行方法，主要係可以單一指令流執行程式，並且此指令流內可任意混合不同種類型態之指令。執行此指令流時，處理器架構藉由所擷取的指令型態改變處理器之工作模式，以達成程式的執行。 A unified single-core ＆ multi-mode processor and its program execution method are provided. In an embodiment of this processor, a single instruction stream has different types of instructions randomly arranged in thereof. The processor switches its modes based on the type of a fetched instruction to execute the program corresponding to the fetched instruction. 【創作特點】鑒於以上的問題，本發明的主要目的在於提供一種整合式單核心、多模式處理器及其指令執行方法，藉以解泱先前技術所存在之諸多問題與限制。
本發明所揭露的整合式單核心、多模式處理器及其指令執行方法，係可以單一指令流來執行程式，並依各指令之型態切換成相應之工作模式，藉以進行資料處理。
因此，為達上述目的，本發明所揭露之整合式單核心、多模式處理器之指令執行方法，包括下列步驟：首先，接收一指令流，其具有複數個指令並且於此些指令中具有一種以上之指令型態；接著，依序執行指令流中之每一指令。其中，每一指令係依據下列步驟執行：先辨識指令中之一識別運算元，以得知指令所屬之指令型態；再根據指令型態於複數個執行區選擇具相應之處理器模式的一執行區，其中此些執行區分別係為不同之處理器模式，且於此些執行區中具有一共用區；最後，藉由選擇之執行區根據指令執行資料處理。藉由反覆執行此三步驟以依序處理指令流中之指令，直至完成此指令流之資料處理。
其中，指令型態可包括：一精簡指令集之指令型態和一數位訊號處理之指令型態；相對地，執行區則包括一精簡指令集處理器模式之執行區和一數位訊號處理器模式之執行區。其中，當辨識得知之指令型態係為精簡指令集之指令型態時，則選擇相應之處理器模式的執行區以根據指令執行程式控制；反之，當辨識得知之指令型態係為數位訊號處理之指令型態時，則係選擇另一相應之處理器模式的執行區根據指令執行資料運算。於此，執行程式控制之執行區可為精簡指令集處理器模式，而執行資料運算之執行區可為數位訊號處理器模式。
本發明揭露一種整合式單核心、多模式處理器，可以單一指令流來達成程式的執行，其中此指令流具有複數個指令，並且於此些指令中具有一種以上之指令型態。此處理器包括：複數個處理區塊，用以根據每一指令之指令型態而選擇性執行指令，其分別為不同之處理器模式，並分別具有複數個暫存器組用以選擇性根據指令型態而儲存處理之資料；其中，此些處理區塊係根據每一指令之指令型態而由此些處理區塊中之一來執行指令。
此外，此些處理區塊可包括：一第一處理區塊和一第二處理區塊。第一和第二處理區塊係根據每一指令之指令型態而以第一和第二處理區塊中之一執行指令，其中，於第一和第二處理區塊中存有一共用區塊，用以根據指令進行資料處理。
再者，此共用區塊可包括：複數個功能單元和一個以上之共用暫存器組。功能單元係用以根據指令進行資料處理，而共用暫存器組則係用以作為一資料交換區域。
此外，第一處理區塊可為一精簡指令集處理器模式之處理區塊，而第二處理區塊可為一數位訊號處理器模式之處理區塊。並且，此數位訊號處理更可為一多指令槽(multi－issue)之數位訊號處理器，而第二處理區塊中可相對設置額外之暫存器。
有關本發明的特徵與實作，茲配合圖示作最佳實施例詳細說明如下。
简体摘要：一种集成式宏内核、多模式处理器及其指令运行方法，主要系可以单一指令流运行进程，并且此指令流内可任意混合不同种类型态之指令。运行此指令流时，处理器架构借由所截取的指令型态改变处理器之工作模式，以达成进程的运行。 A unified single-core ＆ multi-mode processor and its program execution method are provided. In an embodiment of this processor, a single instruction stream has different types of instructions randomly arranged in thereof. The processor switches its modes based on the type of a fetched instruction to execute the program corresponding to the fetched instruction. 【创作特点】鉴于以上的问题，本发明的主要目的在于提供一种集成式宏内核、多模式处理器及其指令运行方法，借以解泱先前技术所存在之诸多问题与限制。本发明所揭露的集成式宏内核、多模式处理器及其指令运行方法，系可以单一指令流来运行进程，并依各指令之型态切换成相应之工作模式，借以进行数据处理。因此，为达上述目的，本发明所揭露之集成式宏内核、多模式处理器之指令运行方法，包括下列步骤：首先，接收一指令流，其具有复数个指令并且于此些指令中具有一种以上之指令型态；接着，依序运行指令流中之每一指令。其中，每一指令系依据下列步骤运行：先辨识指令中之一识别算子，以得知指令所属之指令型态；再根据指令型态于复数个运行区选择具相应之处理器模式的一运行区，其中此些运行区分别系为不同之处理器模式，且于此些运行区中具有一共享区；最后，借由选择之运行区根据指令运行数据处理。借由反复运行此三步骤以依序处理指令流中之指令，直至完成此指令流之数据处理。其中，指令型态可包括：一精简指令集之指令型态和一数码信号处理之指令型态；相对地，运行区则包括一精简指令集处理器模式之运行区和一数码信号处理器模式之运行区。其中，当辨识得知之指令型态系为精简指令集之指令型态时，则选择相应之处理器模式的运行区以根据指令运行程控；反之，当辨识得知之指令型态系为数码信号处理之指令型态时，则系选择另一相应之处理器模式的运行区根据指令运行数据运算。于此，运行程控之运行区可为精简指令集处理器模式，而运行数据运算之运行区可为数码信号处理器模式。本发明揭露一种集成式宏内核、多模式处理器，可以单一指令流来达成进程的运行，其中此指令流具有复数个指令，并且于此些指令中具有一种以上之指令型态。此处理器包括：复数个处理区块，用以根据每一指令之指令型态而选择性运行指令，其分别为不同之处理器模式，并分别具有复数个寄存器组用以选择性根据指令型态而存储处理之数据；其中，此些处理区块系根据每一指令之指令型态而由此些处理区块中之一来运行指令。此外，此些处理区块可包括：一第一处理区块和一第二处理区块。第一和第二处理区块系根据每一指令之指令型态而以第一和第二处理区块中之一运行指令，其中，于第一和第二处理区块中存有一共享区块，用以根据指令进行数据处理。再者，此共享区块可包括：复数个功能单元和一个以上之共享寄存器组。功能单元系用以根据指令进行数据处理，而共享寄存器组则系用以作为一数据交换区域。此外，第一处理区块可为一精简指令集处理器模式之处理区块，而第二处理区块可为一数码信号处理器模式之处理区块。并且，此数码信号处理更可为一多指令槽(multi－issue)之数码信号处理器，而第二处理区块中可相对设置额外之寄存器。有关本发明的特征与实作，兹配合图标作最佳实施例详细说明如下。

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