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1. 发明授权

KR101965795B1 양성 피드백 트랜지스터를 이용한 뉴런 발화동작 모방 반도체 회로 有权
公开(公告)号：KR101965795B1
公开(公告)日：2019-08-13
申请号：KR1020170079213
申请日：2017-06-22
申请人： 서울대학교산학협력단
发明人： 박병국 , 권민우 , 황성민 , 백명현 , 장태진
IPC分类号： G06N3/063 , H03K19/08

2. 发明公开

KR1020160066495A 컴프레서 회로 및 컴프레서 회로 레이아웃 有权
标题翻译：压缩机电路和压缩机电路布局
公开(公告)号：KR1020160066495A
公开(公告)日：2016-06-10
申请号：KR1020150156806
申请日：2015-11-09
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 리우치린 , 후앙헨리 , 왕멍슈에 , 시에상치 , 루리청 , 린지영
IPC分类号： H03K19/20 , H03K19/08
CPC分类号： H03K19/21
摘要： 컴프레서회로는복수의입력, 합출력, 및복수의 XOR 회로를포함한다. 복수의 XOR 회로의각각의 XOR 회로는제1, 제2 및제3 입력과제1 출력을포함한다. XOR 회로는제1 출력에서논리값를생성하도록구성되며, 여기에서 A, B 및 C는대응하는제1, 제2 및제3 입력에서의논리값이고, ""는 XOR 논리연산이다. 복수의 XOR 회로는제1 및제2 XOR 회로를포함한다. 제1 XOR 회로의제1, 제2 및제3 입력은컴프레서회로의복수의입력중의대응하는입력에연결된다. 제1 XOR 회로의제1 출력은제2 XOR 회로의제1 입력에연결된다. 제2 XOR 회로의제1 출력은합 출력에연결된다.
摘要翻译：提供了压缩机电路和压缩机电路布局，其提供了从性能，功耗和芯片面积至少一个的改进。压缩机电路包括多个输入，和输出和多个异或电路。多个XOR电路的每个XOR电路包括第一，第二和第三输入以及第一输出。 XOR电路被配置为在第一输出处产生逻辑值A⊕B⊕C，其中A，B和C分别是对应于第一，第二和第三输入的逻辑值，“⊕”是XOR逻辑运算。多个XOR电路包括第一和第二异或电路。第一异或电路的第一，第二和第三输入端连接到压缩机电路的多个输入端之间的相应输入端。第一异或电路的第一输出连接到第二异或电路的第一输入端。第二个异或电路的第一个输出连接到和输出。

3. 发明授权

KR101117886B1 반도체 집적 회로 장치 有权
公开(公告)号：KR101117886B1
公开(公告)日：2012-03-20
申请号：KR1020040065397
申请日：2004-08-19
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 간노유스께 , 미즈노히로유끼 , 이리에나오히꼬
IPC分类号： H03K19/00 , H03K19/08
CPC分类号： G01R31/318572 , G11C5/063 , G11C11/417 , H01L27/0207 , H01L27/092 , H01L27/11807 , H01L2924/0002 , H03K3/356008 , H03K3/35625 , H03K19/0016 , H01L2924/00
摘要： 전원 차단 시에 그 이전의 정보를 보유하는 저소비 전력 모드에서 그 복귀를 고속으로 한다. 그 중 하나로 종래의 데이터 보유형 플립플롭을 이용하는 것이 생각되지만, 그를 위해 셀을 크게 하는 등의 면적 오버헤드가 발생하는 것은 바람직하지 않다. 전원 차단 시의 데이터 보유를 위한 전원선은 일반적인 전원 간선보다 가는 배선으로 형성한다. 바람직하게는, 데이터 보유 회로의 전원을 신호선 취급으로 하여, 자동 배치 배선 시에 배선하는 것이다. 그 때문에, 셀에는 사전에 상기 데이터 보유 회로용 전원을 위한 단자를 통상의 신호선과 마찬가지로 설치하여 설계해 둔다. 셀에 여분의 전원선의 레이아웃이 불필요하게 되어 면적 축소화가 도모됨과 함께, 기존의 자동 배치 배선 툴에 의해 설계가 가능하게 된다.
불휘발성 플립플롭, 래치 회로, MISFET, 동작 전압, 동작 모드

4. 发明授权

KR101069377B1 반전증폭기 및 반전증폭기 기반 시스템 有权
标题翻译：逆变器和逆变器系统
公开(公告)号：KR101069377B1
公开(公告)日：2011-09-30
申请号：KR1020090069603
申请日：2009-07-29
申请人： 연세대학교 산학협력단
发明人： 한건희 , 채영철 , 이인희
IPC分类号： H03K19/08 , H03K17/04
摘要： 반전기 기반 시스템 및 반전기가 개시된다. 본 발명에 따른 반전기 기반 시스템은, 반전기들을 포함하며 상기 반전기들을 이용하여 입력 신호를 처리하여 출력 신호를 생성하는 반전기 기반 회로; 적어도 하나의 반전기를 포함하며 상기 반전기의 특성을 측정하는 측정부; 및 상기 측정부의 측정 결과에 따라서 상기 반전기 기반 회로에 포함된 반전기의 특성을 조정하기 위한 제어 신호를 생성하는 제어부를 포함하는 것을 특징으로 한다. 이러한 본 발명에 의하면 공정, 전압, 온도의 변화에도 반전기의 특성을 조정할 수 있어서, 공정, 전압, 온도의 변화에도 안정적으로 동작하는 반전기 기반 시스템을 구현할 수 있다.
반전기, 반전기 기반 시스템

5. 发明授权

KR100983123B1 저전력용 ＲＦ 직류 정류기 有权
标题翻译：无线电频率直流电流整流器
公开(公告)号：KR100983123B1
公开(公告)日：2010-09-17
申请号：KR1020080078008
申请日：2008-08-08
申请人： 삼성전기주식회사
发明人： 임준형 , 박타준 , 김명수 , 홍경희 , 권용일
IPC分类号： H03K19/08 , H02M7/00
CPC分类号： H02M7/103
摘要： 본 발명은 저전력용 RF 직류 정류기에 관한 것으로, 제1 입력단 및 제2 입력단을 통해 입력되는 RF 신호를 순차적으로 정류하는 복수의 제1, 제2 내지 제n 정류부를 포함하고, 상기 제1 정류부는, 상기 제1 및 제2 입력단과 상기 제1 정류부의 제1 출력단 사이에 형성되어, 상기 RF 신호를 정류하여 제2 정류부에 공급하고, 상기 제2 정류부는, 상기 제1 정류부와 상기 제2 정류부의 제2 출력단 사이에 형성되며, 상기 제1 정류부에 의해 정류된 전압을 바이어스 전압으로 하여, 상기 RF 신호를 정류하여 직후단 정류부에 공급하고, 그리고, 상기 제n 정류부는, 상기 제n 정류부의 직전단 정류부와 상기 정류 회로부의 정류 출력단 사이에 형성되며, 상기 직전단 정류부에 의해 정류된 전압을 바이어스 전압으로 하여, 상기 RF 신호를 정류하여 상기 정류 출력단을 통해 출력하는 것을 특징으로 한다.
RF, 정류, 극소전류, 저전력, 웨이크업, 직류(DC) 검출

6. 发明公开

KR1020090129966A 3치 입력 회로 失效
标题翻译：三值输入电路
公开(公告)号：KR1020090129966A
公开(公告)日：2009-12-17
申请号：KR1020090052486
申请日：2009-06-12
申请人： 산요덴키가부시키가이샤 , 산요 세미컨덕터 컴퍼니 리미티드
发明人： 이또히데오
IPC分类号： H03K19/20 , H03K19/08
CPC分类号： H03K19/09425 , H03K19/0002
摘要： PURPOSE: A three-valued input circuit is provided to output the digital signal by using the switch element of pull-up and pull-down. CONSTITUTION: The three-valued input circuit outputs 3 kinds state of the input terminal into the combination of the state of the output terminal of 2. The switch element(20) for pull-up controls the connection of the input terminal and the first power source and connectionless. The switch element(22) for the full down controls the connection of the input terminal and the second power source and connectionless. The switch element for pull-up and the switch element for full down keep the state of the input terminal. The pull-up output circuit(28) outputs from the one-direction of the output terminal of 2. The full down output circuit(30) outputs from the other side of the output terminal of 2.
摘要翻译：目的：提供三值输入电路，通过使用上拉和下拉的开关元件输出数字信号。构成：三值输入电路将输入端子的3种状态输出为输出端子2的状态的组合。用于上拉的开关元件（20）控制输入端子和第一电源的连接源和无连接。用于完全下降的开关元件（22）控制输入端子和第二电源的连接并且无连接。用于上拉的开关元件和满负载的开关元件保持输入端子的状态。上拉输出电路（28）从输出端子的单向输出2.全降压输出电路（30）从输出端子的另一侧输出2。

7. 发明公开

KR1020000020866A 레벨 쉬프트 회로 无效
标题翻译：水平移位电路
公开(公告)号：KR1020000020866A
公开(公告)日：2000-04-15
申请号：KR1019980039656
申请日：1998-09-24
申请人： 페어차일드코리아반도체 주식회사
发明人： 정회영
IPC分类号： H03K19/08
摘要： PURPOSE: A level shift circuit is provided to reduce the number of elements by making an output offset voltage become "0" setting voltages at reverse and forward rotations to the same value. CONSTITUTION: First to third transistors of a first type forms a current mirror and are turned on according to the current from a first current source. Fourth to sixth transistors of a second type forms a current mirror and are turned on according to the current from a second current source(120). A seventh transistor of the second type has a collector and a base coupled to a collector of the second transistor, respectively. An eighth transistor of the second type forms a current mirror with the seventh transistor and has a collector coupled to a collector of the sixth transistor. A ninth transistor of the second type has a collector and a base coupled to a collector of the fifth transistor, respectively. A tenth transistor of the second type forms a current mirror with the ninth transistor. First to sixth resistors are connected between emitters of the first to sixth transistors and a ground terminal, respectively. Seventh to tenth resistors are connected between emitters of the seventh to tenth transistors and a ground terminal, respectively. An eleven resistor is connected between a power supply voltage and a collector of the third transistor, and a twelve resistor is connected between the eleven resistor, the power supply voltage and the collector of the third transistor.
摘要翻译：目的：提供电平移位电路，通过使输出偏移电压在反向和正转时的设定电压变为“0”来减少元件数量至相同的值。构成：第一类型的第一至第三晶体管形成电流镜并根据来自第一电流源的电流导通。第二类型的第四至第六晶体管形成电流镜，并根据来自第二电流源（120）的电流导通。第二类型的第七晶体管具有分别耦合到第二晶体管的集电极的集电极和基极。第二类型的第八晶体管与第七晶体管形成电流镜，并且具有耦合到第六晶体管的集电极的集电极。第二类型的第九晶体管具有分别耦合到第五晶体管的集电极的集电极和基极。第二种类型的第十晶体管与第九晶体管形成电流镜。第一至第六电阻分别连接在第一至第六晶体管的发射极和接地端子之间。第七至第十电阻器分别连接在第七至第十晶体管的发射极和接地端子之间。十一个电阻连接在第三晶体管的电源电压和集电极之间，十二个电阻连接在第十一个电阻，第二个晶体管的电源电压和集电极之间。

8. 发明授权

KR100107145B1 전류 불안정성 감쇄 기능을 갖는 집적 논리 회로 失效
公开(公告)号：KR100107145B1
公开(公告)日：1996-11-05
申请号：KR1019880015104
申请日：1988-11-17
申请人： 필립스엑스포트비.브이.
发明人： 얀디켄
IPC分类号： H03K19/08

9. 发明公开

KR1019960006285A 용량성 부하 구동용 로우-하이 전압 CMOS 구동기 회로 失效
标题翻译：用于驱动容性负载的低至高电压CMOS驱动器电路
公开(公告)号：KR1019960006285A
公开(公告)日：1996-02-23
申请号：KR1019950018427
申请日：1995-06-30
申请人： 마이크론 테크놀로지, 인크.
发明人： 브렌트키쓰 , 윌리암케이.왈러
IPC分类号： H03K19/00 , H03K19/08
摘要： 고속의 로우에서 하이로의(low-to-high) 전압 CMOS 구동기 회로는 CMOS출력 스테이지, 중간 전압 전달 스테이지, 및 입력 스테이지를 갖는다. 상기 입력 및 중간 스테이지는 상기 출력 스테이지의 PMOS 및 NMOS 트랜지스터를 작동시키는 상호 배타적 제어 신호를 발생시키도록 설계된다. 상기 제어 신호는 정지된 트랜지스터를 턴'온' 시키기 전에 동작된 트랜지스터를 턴'오프' 시킨다. 독립 제어 신호가 출력 스테이지에서의 교차 전류(crossing current)를 감소 또는 제거함으로써 에너지 전력 낭비를 감소시킨다.

10. 发明公开

KR1019950026102A 입력 신호에 대한 향상된 응답 속도를 가진 전류 버퍼 회로 无效
标题翻译：输入信号响应时间改善的电流缓冲电路
公开(公告)号：KR1019950026102A
公开(公告)日：1995-09-18
申请号：KR1019950003493
申请日：1995-02-23
申请人： 닛본 덴끼 가부시끼가이샤
发明人： 이또마사히로 , 히라노요지
IPC分类号： H03K19/08
摘要： 전류 버퍼 회로는 입력 단자, 출력 단자, 상기 입력 단자와 에미터에 결합된 베이스 및 에미터를 갖는 제1 전도율 형의 제1 트랜지스터, 상기 입력 단자에 결합된 베이스와 에미터를 갖는 제2 전도율 형의 제2 트랜지스터, 상기 제1 트랜지스터의 에미터에 결합된 베이스, 상기 제1 전력 공급 단자에 결합된 컬렉터, 및 상기 출력 단자에 결합된 에미터를 갖는 상기 제2 전도율 형의 제3 트랜지스터, 상기 제2 트랜지스터의 에미터에 결합된 베이스, 제2전력 공급 단자에 결합된 컬렉터, 및 상기 출력 단자에 결합된 에미터를 갖는 상기 제1 전도율 형의 제4 트랜지스터, 및 상기 제4 트랜지스터의 컬렉터에 결합된 베이스, 상기 출력 단자에 결합된 컬렉터, 및 상기 제2 전력 공급 단자에 결합된 에미터를 갖는 상기 제2 전도율 형의 제5 트랜지스터를 포함한다. 상기 제5 트랜지스터는 전류가 상기 제4 트랜지스터를 지나 상기 출력 단자로 부터 상기 제2 전력 공급 단자가지 흐를 때 전도된다.

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