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1. 发明公开

KR1020150058498A 나노 크기 템플릿 구조들 상의 III족-N 트랜지스터들 有权
标题翻译：纳米晶体结构的III-N族晶体管
公开(公告)号：KR1020150058498A
公开(公告)日：2015-05-28
申请号：KR1020157010660
申请日：2013-06-24
申请人： 인텔 코포레이션
发明人： 텐,한우이 , 다스굽타,산삽탁 , 라도사블예비치,마르코 , 추-컹,벤자민 , 가드너,사나즈케이. , 성,승훈 , 차우,로버트에스.
IPC分类号： H01L29/66 , H01L29/20 , H01L29/78 , H01L29/80
CPC分类号： H01L29/2003 , H01L21/02164 , H01L21/02238 , H01L21/02255 , H01L21/0228 , H01L21/0254 , H01L21/283 , H01L21/28575 , H01L21/84 , H01L27/1203 , H01L29/0649 , H01L29/201 , H01L29/42356 , H01L29/66462 , H01L29/66795 , H01L29/7787 , H01L29/78 , H01L29/785 , H01L29/7851 , H01L29/802
摘要： III-N 반도체채널은핀 측벽과같은, 실리콘템플릿구조의 (111) 또는 (110) 표면상에형성되는 III-N 전이층상에형성된다. 실시예들에서, 실리콘핀은더 순응성시딩층을위해 III-N 에피택셜막 두께들과필적할만한폭을가져서, 더낮은결함밀도및/또는에피택셜막 두께의감소를허용한다. 실시예들에서, 전이층은 GaN이고반도체채널은실리콘핀으로부터전도대오프셋을증가시키기위해인듐(In)을포함한다. 다른실시예들에서, 핀은희생용이어서제거되거나산화되고, 또는다른경우에는트랜지스터제조동안유전체구조로변환된다. 희생용핀을채택하는소정실시예들에서, III-N 전이층및 반도체채널은실질적으로순 GaN이어서, 실리콘핀의존재하에서지탱할수 있었던것보다더 높은항복전압을허용한다.

2. 发明授权

KR101347525B1 전력 디바이스를 위한 트랜치 필드 플레이트 종단부 有权
标题翻译：用于电力设备的TRENCH FIELD PLATE终止
公开(公告)号：KR101347525B1
公开(公告)日：2014-01-02
申请号：KR1020087016048
申请日：2006-11-22
申请人： 페어차일드 세미컨덕터 코포레이션
发明人： 코콘크리스토퍼보그슬러
IPC分类号： H01L29/78 , H01L29/80 , H01L21/336
CPC分类号： H01L29/7811 , H01L29/407 , H01L29/41766 , H01L29/7813 , H01L2924/0002 , H01L2924/00
摘要： 본 발명의 일 실시예에 따르면, 전력 반도체 디바이스는, 도전 상태에서 상기 반도체 디바이스가 바이어스될 때 전류를 통과시키는 활성 영역, 및 상기 활성 영역의 주위를 따라 위치된 종단 영역을 포함한다. 제1 도전성 타입의 제1 실리콘 영역이 제2 도전성 타입의 제2 실리콘 영역 내에서 제1 깊이까지 연장되며, 상기 제1 및 제2 실리콘 영역은 그 사이에 PN 접합을 형성한다. 적어도 하나의 종단 트랜치가 상기 종단부 내에 형성된다. 상기 종단 트랜치는 상기 제2 실리콘 영역 내로 연장되고, 상기 제1 실리콘 영역으로부터 측방향으로 이격된다. 절연층이 상기 종단 트랜치의 측벽과 바닥을 덮는다. 도전성 전극이 상기 종단 트랜치를 적어도 부분적으로 채운다.
전력 반도체 디바이스, 종단 영역, 활성 영역, 트랜치, 전기장, 바이어스.

3. 发明授权

KR101268171B1 도전율이 증가된 ＮＰＴ 반도체채널을 갖춘 반도체소자와 그 제조방법 失效
标题翻译：具有非穿孔半导体通道的半导体器件具有增强导电性和制造方法
公开(公告)号：KR101268171B1
公开(公告)日：2013-05-27
申请号：KR1020117003006
申请日：2009-07-09
申请人： 에스에스 에스시 아이피, 엘엘시
发明人： 셰리던데이비드시. , 릿나워앤드류
IPC分类号： H01L29/80 , H01L21/337
CPC分类号： H01L29/1058 , H01L29/1608 , H01L29/2003 , H01L29/42316 , H01L29/475 , H01L29/7832 , H01L29/8083 , H01L29/8122
摘要： 본발명에따른반도체소자는, 제1 도전형의기판; 제1 도전형이고, 기판층위에놓이며, 기판층과마주보는표면을갖는제1 층; 제1 도전형이고, 제1 층의표면에놓이며, 윗면과제1 및제2 측벽을갖는돌출부; 돌출부의제1 및제2 측벽과돌출부에인접한제1 층의윗면에있고, 제1 도전형과는다른제2 도전형의반도체재료; 및제1 도전형의반도체재료로이루어지고, 돌출부의윗면에놓이는제3 층;을포함하고, 돌출부의도핑농도가 5x10~1x10㎝이고, 돌출부의윗면과제1 층의윗면사이의간격이 0.1~2㎛이며, 돌출부의윗면에평행한방향을따라돌출부의제1 측벽과제2 측벽사이의최소간격이 0.1~0.5㎛이다.

4. 发明授权

KR101240700B1 기판상에 형성된 전자 장치 및 그 제조 방법 有权
标题翻译：在基片上形成的电子器件及其制造方法
公开(公告)号：KR101240700B1
公开(公告)日：2013-03-18
申请号：KR1020060004788
申请日：2006-01-17
申请人： 카토다 타카시
发明人： 카토다타카시
IPC分类号： H01L29/80
CPC分类号： H01L29/267 , H01L29/22 , H01L29/24 , H01L29/45 , H01L29/47 , H01L29/732 , H01L29/74 , H01L29/812
摘要： 본 발명은 주지의 반도체 전자 장치에 사용되는 재료로 이루어진 기판 상에 형성된 몰리브덴 산화물을 포함하는 반도체 전자 장치에 관한 것이다.
본 발명은 또한 통상의 전자 및 광학 장치에 사용되는 재료로 이루어진 기판 상에 상기 전자 장치를 제조하는 새로운 방법에 관한 것이다.
적합한 기판은 실리콘 및 게르마늄과 같은 원소 반도체, 갈륨 비화물 및 갈륨 인화물과 같은 Ⅲ-V족 화합물 반도체, 산화 아연과 같은 Ⅱ-Ⅳ족 화합물 반도체, 유기 반도체, 금속 결정 및 그 유도체 또는 유리에서 선택된 재료로 구성된다.
전자 장치, 몰리브덴 산화물

5. 发明公开

KR1020130026469A 탄화 규소 반도체 장치 失效
标题翻译：制造碳化硅半导体器件的方法和装置
公开(公告)号：KR1020130026469A
公开(公告)日：2013-03-13
申请号：KR1020130019175
申请日：2013-02-22
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 타루이요이치로
IPC分类号： H01L29/80
CPC分类号： H01L29/872 , H01L21/046 , H01L29/0615 , H01L29/1095 , H01L29/1608 , H01L29/6606 , H01L29/66068 , H01L29/7811 , H01L29/8611 , H01L2924/0002 , H01L2924/00
摘要： PURPOSE: A method and apparatus for manufacturing a silicon carbide semiconductor device are provided to prevent the increase of junction field effect transistor resistance due to a narrow well region by forming a first region with an aluminum ion implantation process. CONSTITUTION: A first conductive silicon carbide semiconductor substrate(1) is prepared. A silicon carbide layer(2) is formed on a surface of the first conductive silicon carbide semiconductor substrate. A second conductive junction field effect transistor region(3) is formed on the surface of the silicon carbide layer. The junction field effect transistor region is divided into a first JTE(Junction Termination Extension) region(3a), a second JTE region(3b), and a third JTE region(3c). A first electrode(4) is formed on the silicon carbide layer. A second electrode(5) is formed on the rear of the first conductive silicon carbide semiconductor substrate.
摘要翻译：目的：提供一种用于制造碳化硅半导体器件的方法和装置，以通过用铝离子注入工艺形成第一区域来防止由于较窄的阱区而导致的结型场效应晶体管电阻的增加。构成：制备第一导电碳化硅半导体衬底（1）。在第一导电碳化硅半导体衬底的表面上形成碳化硅层（2）。在碳化硅层的表面上形成第二导电结场效应晶体管区域（3）。结场效应晶体管区域被分为第一JTE（结点终端延伸）区域（3a），第二JTE区域（3b）和第三JTE区域（3c）。第一电极（4）形成在碳化硅层上。第二电极（5）形成在第一导电碳化硅半导体衬底的后部。

6. 发明公开

KR1020130007103A 수직 핀치 접합 전계 효과 트랜지스터 有权
标题翻译：垂直连接的场效应晶体管
公开(公告)号：KR1020130007103A
公开(公告)日：2013-01-18
申请号：KR1020110063622
申请日：2011-06-29
申请人： 주식회사 디비하이텍
发明人： 이규옥 , 김주형 , 김정주 , 바디엘카레
IPC分类号： H01L29/80 , H01L29/78 , H01L21/336
CPC分类号： H01L29/7802 , H01L21/02694 , H01L21/425 , H01L29/80 , H01L29/802 , H01L29/806
摘要： PURPOSE: A vertically pinched junction field effect transistor is provided to reduce channel resistance by separating a pinch area from a main channel area. CONSTITUTION: Vertically pinched off areas are formed on the lower sides of a source contact and a drain contact respectively. The main channel area connects the lower side of the vertically pinched off area. A gate well(70) surrounds the main channel area. A gate contact(60) is formed on the surface of a semiconductor substrate. A silicide blocking layer is formed on the upper side of the semiconductor substrate.
摘要翻译：目的：提供垂直夹紧结型场效应晶体管，通过将主区域与主通道区域分开来降低通道电阻。构成：分别在源触点和漏极触点的下侧形成垂直夹紧区域。主通道区域连接垂直夹紧区域的下侧。门槽（70）围绕主通道区域。在半导体衬底的表面上形成栅极接触（60）。硅化物阻挡层形成在半导体衬底的上侧。

7. 发明授权

KR101167651B1 화합물 반도체 장치 및 그 제조 방법 有权
标题翻译：化合物半导体器件及其制造方法
公开(公告)号：KR101167651B1
公开(公告)日：2012-07-20
申请号：KR1020117009163
申请日：2008-10-29
申请人： 후지쯔 가부시끼가이샤
发明人： 이마다다다히로
IPC分类号： H01L21/338 , H01L29/778 , H01L29/80 , H01L29/812
CPC分类号： H01L29/0843 , H01L21/02381 , H01L21/02458 , H01L21/0254 , H01L21/0262 , H01L21/02636 , H01L29/0649 , H01L29/0696 , H01L29/1075 , H01L29/2003 , H01L29/267 , H01L29/402 , H01L29/66462 , H01L29/7787 , H01L29/7788
摘要：ｎ형 GaN층(3)과, ｎ형 GaN층(3)의 상방에 형성된 GaN층(7)과, GaN층(7)의 상방에 형성된 ｎ형 AlGaN층(9)과, ｎ형 AlGaN층(9)의 상방에 형성된 게이트 전극(15) 및 소스 전극(13)과, ｎ형 GaN층(3)의 하방에 형성된 드레인 전극(14)과, GaN층(7)과 드레인 전극(14) 사이에 형성된 ｐ형 GaN층(4)이 설치되어 있다.

8. 发明公开

KR1020110029167A 도전율이 증가된 ＮＰＴ 반도체채널을 갖춘 반도체소자와 그 제조방법 失效
标题翻译：具有非穿孔半导体通道的半导体器件具有增强导电性和制造方法
公开(公告)号：KR1020110029167A
公开(公告)日：2011-03-22
申请号：KR1020117003006
申请日：2009-07-09
申请人： 에스에스 에스시 아이피, 엘엘시
发明人： 셰리던데이비드시. , 릿나워앤드류
IPC分类号： H01L29/80 , H01L21/337
CPC分类号： H01L29/1058 , H01L29/1608 , H01L29/2003 , H01L29/42316 , H01L29/475 , H01L29/7832 , H01L29/8083 , H01L29/8122
摘要： 본 발명에 따른 반도체소자는, 제1 도전형의 기판; 제1 도전형이고, 기판층 위에 놓이며, 기판층과 마주보는 표면을 갖는 제1 층; 제1 도전형이고, 제1 층의 표면에 놓이며, 윗면과 제1 및 제2 측벽을 갖는 돌출부; 돌출부의 제1 및 제2 측벽과 돌출부에 인접한 제1 층의 윗면에 있고, 제1 도전형과는 다른 제2 도전형의 반도체재료; 및 제1 도전형의 반도체재료로 이루어지고, 돌출부의 윗면에 놓이는 제3 층;을 포함하고, 돌출부의 도핑농도가 5x10
16 ~1x10
18 ㎝
-3 이고, 돌출부의 윗면과 제1 층의 윗면 사이의 간격이 0.1~2㎛이며, 돌출부의 윗면에 평행한 방향을 따라 돌출부의 제1 측벽과 제2 측벽 사이의 최소 간격이 0.1~0.5㎛이다.

9. 发明授权

KR100986807B1 탄화규소 반도체 장치를 제조하는 방법 有权
标题翻译：制造碳化硅半导体器件的方法
公开(公告)号：KR100986807B1
公开(公告)日：2010-10-08
申请号：KR1020070107493
申请日：2007-10-24
申请人： 가부시키가이샤 덴소
发明人： 나카무라히로키 , 이치카와히로유키 , 오쿠노에이이치
IPC分类号： H01L29/80
CPC分类号： H01L29/7828 , H01L21/049 , H01L29/1608 , H01L29/66068 , H01L2924/0002 , H01L2924/00
摘要： 본 발명에 따른 MOS 구조를 갖는 탄화규소 반도체 장치를 제조하는 방법은, 탄화규소로 이루어진 기판(1)을 준비하는 단계; 및 기판(1) 상에 반도체 소자를 형성하기 위해서 채널 영역(4), 제1 불순물 영역(6, 7), 제2 불순물 영역(1, 13), 게이트 절연막(8) 및 게이트 전극(9)을 형성하는 단계를 포함한다. 또한, 층간 절연막(10)의 재료를 제공하기 위해서 반도체 소자 상에 막이 형성되고, 또한 이 막으로부터 층간 절연막(10)이 형성되도록, 습식 분위기(wet atmosphere)에서 약 700℃ 이상의 온도로 리플로우 처리(reflow process)가 수행된다. 또한, 리플로우 처리가 수행된 이후에, 비활성 가스 분위기에서 약 700℃ 이하의 온도로 탈수 처리(dehydration process)가 수행된다.
금속 산화물 반도체(MOS), 탄화규소 반도체 장치, 습식 에칭, 건식 에칭, 리플로우 처리, 습식 분위기, 수소 분위기, 스퍼터링, 탈수 처리
摘要翻译：根据本发明的制造具有MOS结构的碳化硅半导体器件的方法包括：制备由碳化硅制成的衬底（1）为了在基板1上形成半导体元件，第一杂质区域6和7以及第二杂质区域1和13以及栅极绝缘膜8和栅极电极9，一个包括形成。此外，为了提供对层间绝缘膜10的材料是形成在半导体元件上的薄膜，并且使得所述层间绝缘由薄膜，在潮湿的气氛（湿润气氛）的回流处理形成的薄膜10到约700℃多个温度执行回流过程。此外，在进行回流处理之后，在惰性气体气氛中在约700℃或更低的温度下进行脱水处理。

10. 发明公开

KR1020090051611A 전력 반도체 소자 有权
标题翻译：功率半导体器件
公开(公告)号：KR1020090051611A
公开(公告)日：2009-05-22
申请号：KR1020070118083
申请日：2007-11-19
申请人： 페어차일드코리아반도체 주식회사
发明人： 김우석 , 이경민
IPC分类号： H01L29/78 , H01L29/80
CPC分类号： H01L29/0619 , H01L29/1083 , H01L29/1087 , H01L29/7835 , H01L27/0623 , H01L29/7816 , H01L29/7818 , H01L29/7823
摘要： 본 발명은 제어 소자의 보호를 위한 가드링 영역을 포함하는 전력 반도체 소자에 관한 것이다. 일실시예에 따른 전력 반도체 소자는, 제 1 도전형의 반도체 기판 상에 제 2 도전형의 영역을 포함하는 반도체 바디층; 상기 반도체 바디층 내에 형성되고, 상기 반도체 기판과 절연된 웰; 상기 웰 내에 형성된 서로 다른 도전형의 접합을 이용하여 형성된 하나 이상의 제어 소자; 및 상기 웰 영역으로부터 이격되어 상기 웰 영역을 둘러싸는 제 1 도전형의 가드링 영역을 포함한다. 상기 가드링 영역은 상기 반도체 기판과 상기 반도체 바디층과 함께 기생 바이폴라 트랜지스터를 형성하고, 상기 가드링 영역은 상기 기생 바이폴라 트랜지스터의 컬렉터이다.
가드링 영역, 기생 소자, 모터 구동 IC

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