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1. 发明公开

KR1020220167264A 반도체 디바이스의 패터닝 방법 및 그 결과의 구조물 审中-实审
公开(公告)号：KR1020220167264A
公开(公告)日：2022-12-20
申请号：KR1020220165931
申请日：2022-12-01
IPC分类号： H01L23/528 , H01L23/522 , H01L23/532
摘要： 반도체디바이스및 반도체디바이스를형성하는방법이제공된다. 방법은타겟층 위에제 1 마스크층을형성하는단계, 제 1 마스크층 위에복수의스페이서를형성하는단계, 및복수의스페이서위에제 2 마스크층을형성하하고제 2 마스크층을패터닝하여제 1 개구부를형성하는단계를포함하며, 평면도에서개구부의장축은복수의스페이서중의스페이서의장축에수직인방향으로연장된다. 방법은또한개구부내에희생재료를퇴적하는단계, 희생재료를패터닝하는단계, 복수의스페이서및 패터닝된희생재료를사용하여제 1 마스크층을에칭하는단계, 에칭된제 1 마스크층을사용하여타겟층을에칭하여타겟층 내에제 2 개구부를형성하는단계, 및타겟층 내의제 2 개구부를전도성재료로충전하는단계를포함한다.

2. 发明授权

KR102472898B1 상대적으로 낮은 비저항 코어들을 포함하는 상호접속 와이어들 有权
公开(公告)号：KR102472898B1
公开(公告)日：2022-12-02
申请号：KR1020167001980
申请日：2014-09-25
IPC分类号： H01L21/768 , H01L23/532
摘要： 유전체층 및이를형성하는방법이개시된다. 유전체층 내에개구가정의되고개구내에와이어가퇴적되고, 와이어는재킷물질에의해둘러싸인코어물질을포함하고, 재킷물질은제1 비저항(ρ1)을나타내고, 코어물질은제2 비저항(ρ2)을나타내고, ρ2는ρ1보다더 작다.

3. 发明授权

KR102470564B1 개선된 인터커넥트 성능을 위한 보호 비아 캡 有权
公开(公告)号：KR102470564B1
公开(公告)日：2022-11-23
申请号：KR1020167036514
申请日：2015-05-29
IPC分类号： H01L21/768 , H01L23/522 , H01L23/532 , H01L23/528 , H01L21/02 , H01L21/306
摘要： 반도체구조를형성하는예시적인방법들은, 제 1 회로층 인터커넥트금속을노출시키기위해반도체구조를통해비아를에칭하는단계를포함할수 있다. 방법들은, 노출된제 1 회로층 인터커넥트금속위에놓이는재료의층을형성하는단계를포함할수 있다. 방법들은또한, 비아의바닥부를따라서최소의커버리지를가지면서, 비아내에배리어층을형성하는단계를포함할수 있다. 방법들은부가적으로, 재료의층 위에놓이는제 2 회로층 인터커넥트금속을형성하는단계를포함할수 있다.

4. 发明授权

KR102462505B1 인쇄회로기판 및 반도체 패키지 有权
公开(公告)号：KR102462505B1
公开(公告)日：2022-11-02
申请号：KR1020160049384
申请日：2016-04-22
IPC分类号： H05K3/24 , H05K3/18 , H05K1/11 , H05K1/18 , H01L23/522 , H01L23/00 , H01L23/532
摘要： 본발명의일 실시예에따른인쇄회로기판은상면및 상기상면에대향하는하면을포함하는절연층, 상기절연층의상기상면상에형성되는제1 도전패턴, 상기절연층의상기하면상에형성되는제2 도전패턴, 상기제1 도전패턴의상면의적어도일부를덮도록형성되는알루미늄패턴및 상기제1 도전패턴의측면의적어도일부를덮도록형성되고, 상기제1 도전패턴의확산을방지하는제1 패시베이션막을포함할수 있다.

5. 发明授权

KR102426822B1 III-V족 전계 효과 트랜지스터를 위한 게이트 구조를 형성하는 방법 有权
公开(公告)号：KR102426822B1
公开(公告)日：2022-08-01
申请号：KR1020207013047
申请日：2019-01-04
IPC分类号： H01L29/40 , H01L21/28 , H01L21/285 , H01L21/768 , H01L21/8252 , H01L23/48 , H01L23/485 , H01L23/522 , H01L23/532 , H01L29/417 , H01L29/45 , H01L29/47 , H01L29/49 , H01L29/66 , H01L29/778 , H01L29/20
摘要： 전계효과트랜지스터를위한게이트구조를형성하는방법은반도체를제공하는단계를포함한다. 유전체층은상기반도체의선택된부분위에개구부가있는상기반도체위에형성된다. 증착공정은유전체층 위에및 개구부내로게이트금속을선택적으로증착하는데사용되며, 게이트금속은게이트금속증착공정에의해유전체층에비부착성으로증착된다.

6. 发明授权

KR102407360B1 초전도 전기 커플러를 가진 열적으로 격리된 접지면들 有权
公开(公告)号：KR102407360B1
公开(公告)日：2022-06-13
申请号：KR1020207012313
申请日：2018-09-13
IPC分类号： H01L23/532 , H01L23/498 , H01L23/522 , H01L23/528 , H01L23/538 , H01L23/66 , H01L27/18 , H01L49/02
摘要： 제1 작동온도요건을갖는제1 세트의회로들과연관된제1 접지면, 및제1 작동온도요건보다더 높은제2 작동온도요건을갖는제2 세트의회로들과연관된제2 접지면을포함하는집적회로가제공된다. 제2 접지면은제1 접지면으로부터실질적으로열적으로격리된다. 초전도커플러는제1 접지면과제2 접지면사이의상대적인열 격리를유지하면서제1 접지면과제2 접지면을전기적으로결합한다.

7. 发明授权

KR102403882B1 초전도체 상호연결들을 위한 증착 방법 有权
公开(公告)号：KR102403882B1
公开(公告)日：2022-05-31
申请号：KR1020197035670
申请日：2018-05-18
IPC分类号： H01L21/768 , H01L21/285 , H01L21/02 , H01L23/522 , H01L23/532 , H01L39/24
摘要： 초전도체상호연결구조를형성하는방법이개시된다. 방법은, 기판위에놓이게유전체층을형성하는단계, 유전체층에상호연결개구를형성하는단계, 및기판을증착챔버로이동시키는단계를포함한다. 방법은, 초전도체상호연결구조에초전도엘리먼트를형성하기위해, 초전도금속이원하는두께를가질때까지챔버온도를미리결정된온도이하로유지하도록일련의초전도증착및 냉각프로세스들을수행함으로써상호연결개구에초전도금속을증착시키는단계를더 포함한다.

8. 发明授权

KR102401486B1 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법. 有权
公开(公告)号：KR102401486B1
公开(公告)日：2022-05-24
申请号：KR1020150056597
申请日：2015-04-22
IPC分类号： H01L21/768 , H01L23/532 , H01L21/02 , H01L21/311
摘要： 반도체소자및 그제조방법에서, 상기반도체소자는기판상에층간절연막이구비된다. 상기층간절연막을관통하여콘택영역과접하는필러형상을갖고, 제1 베리어금속패턴및 제1 금속패턴을포함하는메인콘택플러그가구비된다. 상기메인콘택플러그의상부측벽만을둘러싸는형상을갖고, 베리어금속물질을포함하는콘택확장패턴이구비된다. 상기반도체소자에포함되는콘택구조물은얼라인마진이증가되고이웃하는도전패턴과의쇼트불량이감소될수 있다.

9. 发明公开

KR1020220064315A 반도체 패키지 및 이의 제조 방법 审中-实审
公开(公告)号：KR1020220064315A
公开(公告)日：2022-05-18
申请号：KR1020210150899
申请日：2021-11-04
IPC分类号： H01L23/48 , H01L23/525 , H01L23/00 , H01L23/367 , H01L23/31 , H01L23/29 , H01L25/065 , H01L23/532 , H01L23/485 , H01L23/538 , H01L25/11
摘要： 본개시의반도체패키지는활성층과인접한제1 면및 상기제1 면에반대되는제2 면을갖는반도체칩; 상기반도체칩의상기제1 면상에배치되고상기활성층과연결된도전성스터드; 상기반도체칩의상기제2 면상에배치된접착층; 상기반도체칩의외측에배치된도전성포스트; 상기반도체칩의상기제1 면상의제1 재배선구조물로서, 상기도전성스터드및 상기도전성포스트를지지하는제1 재배선절연층; 상기제1 재배선절연층의내부에서수평방향으로연장된제1 재배선라인패턴; 및상기제1 재배선절연층의내부에서수직방향으로연장된제1 재배선비아패턴;을포함하는상기제1 재배선구조물; 상기반도체칩의상기제2 면상의제2 재배선구조물로서, 상기접착층 상에배치된제2 재배선절연층; 및상기제2 재배선절연층의내부에서수평방향으로연장된제2 재배선라인패턴; 및상기제2 재배선절연층의내부에서수직방향으로연장된제2 재배선비아패턴;을포함하는상기제2 재배선구조물; 상기제1 재배선구조물및 상기제2 재배선구조물사이에배치되어, 상기반도체칩, 상기접착층, 상기도전성스터드, 및상기도전성포스트를감싸는제1 몰딩층;을포함한다.

10. 发明授权

KR102384794B1 통신용 증폭 반도체 패키지 有权
公开(公告)号：KR102384794B1
公开(公告)日：2022-04-18
申请号：KR1020150130156
申请日：2015-09-15
IPC分类号： H01L25/18 , H01L23/495 , H01L25/065 , H01L23/48 , H01L23/532
摘要： 본발명은통신용증폭반도체패키지는, 통신용증폭반도체용기판상에실장되며서로와이어본딩으로연결되는능동소자와수동소자, 상기통신용증폭반도체용기판상에적층되어일체화되며상기능동소자와상기수동소자가실장되는실장공간을둘러싸는형태를가지며상면과하면에각각접합용금속층이형성된세라믹재질의절연체, 상기절연체상에일체로접합되고상기능동소자또는상기수동소자와와이어본딩으로연결되는리드프레임부재, 상기절연체상에구비되어상기실장공간을밀폐시키는세라믹재질또는수지재질의커버리드부재를포함하며, 상기커버리드부재를상기커버리드부재를상기절연체상에유테틱본딩으로접합시켜능동소자와수동소자의실장공간을견고하게밀폐시켜통신용증폭반도체패키지의내구성및 작동신뢰성을크게향상시킨다.

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