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1. 发明授权

KR102057648B1 중복 형태 리코딩을 이용한 곱셈 방법 및 모듈러 곱셈기 有权
公开(公告)号：KR102057648B1
公开(公告)日：2019-12-20
申请号：KR1020130001227
申请日：2013-01-04
申请人： 삼성전자주식회사
发明人： 이용기 , 신선수 , 신종훈 , 안경문 , 강지수 , 전기문
IPC分类号： G06F17/00 , G06F7/44

2. 发明授权

KR101837750B1 유한체 병렬 곱셈 장치 및 방법 有权
公开(公告)号：KR101837750B1
公开(公告)日：2018-03-13
申请号：KR1020170012310
申请日：2017-01-25
申请人： 공주대학교 산학협력단
发明人： 홍도원 , 서창호 , 박선미
IPC分类号： G06F17/16 , G06F7/44
CPC分类号： G06F7/44 , G06F17/16
摘要： 유한체병렬곱셈장치및 방법이개시된다. 본발명의유한체병렬곱셈장치는차수인두 다항식와으로부터각 성분의개수가인벡터를생성하는제1 벡터연산부; 상기제1 벡터연산부에서생성된벡터들을이용하여각 성분의개수가인벡터를생성하는제2 벡터연산부; 상기제2 벡터연산부에서생성된벡터들을이용하여다항식를연산하는제1 다항식연산부; 상기제2 벡터연산부에서생성된벡터들을이용하여다항식를연산하는제2 다항식연산부및; 상기제1 다항식연산부와상기제2 다항식연산부에의해각각연산된다항식및다항식으로부터두 다항식 A와 B의곱를출력하는출력부를포함하는것을특징으로한다.

3. 发明授权

KR101770122B1 ＳＩＭＤ 프로세서를 이용하는 갈로아 필드 이진 다항식 제산 장치 및 방법 有权
标题翻译： Galo场二进制多项式除法器和使用SIMD处理器的方法
公开(公告)号：KR101770122B1
公开(公告)日：2017-08-23
申请号：KR1020100139042
申请日：2010-12-30
申请人： 삼성전자주식회사 , 광운대학교 산학협력단
发明人： 양호 , 이현석 , 방지훈 , 박영환 , 배기택 , 김경연
IPC分类号： G06F7/72 , G06F7/44 , G06F9/38 , G06F9/30
CPC分类号： G06F7/724
摘要： 이진다항식의나눗셈을처리하기위한방법및 장치가제공된다. 연산장치는복수개의 XOR 연산부들을포함한다. XOR 연산부는피젯수다항식의 1 조건값 비트에대해선택적 XOR 연산을수행한다. 복수개의 XOR 연산부들이병렬로선택적 XOR 연산들을수행함으로써, 이진다항식에대한나눗셈연산이빠르게수행될수 있다. 이진다항식에대한나눗셈연산을수행하기위해, 연산장치와관련된 SIMD 명령어들이제공된다. SIMD 명령어들을사용하는이진다항식의나눗셈연산방법이제공된다.
摘要翻译：提供了一种用于处理二进制多项式的划分的方法和装置。该计算设备包括多个XOR运算单元。异或操作单元对供给数多项式的一个条件值位执行选择性异或运算。通过在多个XOR运算单元上并行执行选择性XOR运算，可以快速执行对二进制多项式的除法运算。为了对二进制多项式执行除法操作，提供了与计算设备相关联的SIMD指令。提供了使用SIMD指令的二进制多项式除法操作方法。

4. 发明公开

KR1020100139072A 다항식 데이터 처리연산 无效
标题翻译：多项数据处理操作
公开(公告)号：KR1020100139072A
公开(公告)日：2010-12-31
申请号：KR1020107023761
申请日：2009-01-26
申请人： 에이알엠 리미티드
发明人： 사이메스도미닉휴고 , 커셔다니엘 , 베젤렌버그마르티누스코르넬리스
IPC分类号： G06F9/30 , G06F7/44
CPC分类号： G06F9/3001 , G06F7/726
摘要： 데이터 처리 시스템(2)은, 다항식 나눗셈 명령어 DIVL.P
N 에 응답하여, 다항식 나눗셈 연산을 수행하기 위해 처리회로(26)를 제어하는 제어신호들을 생성하는 명령어 디코더(22)를 구비한다. 상기 분모 다항식은, 그 다항식의 최고차항의 계수가 상기 분모값을 저장하는 레지스터 내에 저장될 필요가 없도록 항상 "1"이라는 가정으로 레지스터 내에 저장된 분모값으로 나타내어지고, 이에 따라 그 분모 다항식은 상기 분모값만을 저장하는 상기 레지스터내에 비트 공간을 가질 가능성보다 높은 차항을 갖기도 한다. 다항식 나눗셈 명령어는, 몫 다항식과 나머지 다항식을 각각 나타내는 몫값과 나머지 값을 되돌린다.

5. 发明公开

KR1020100061635A 곱셈방법 无效
标题翻译：综合方法
公开(公告)号：KR1020100061635A
公开(公告)日：2010-06-08
申请号：KR1020100041221
申请日：2010-05-03
申请人： 김동환
发明人： 김동환
IPC分类号： G06F7/44 , G06F9/00 , G06F17/00
CPC分类号： G06F7/4915
摘要： PURPOSE: A multiplying method is provided to reduce a process of calculating multiplication with a multiplication object value given from a computer. CONSTITUTION: If a value obtained by multiplication function is smaller than an addition multiplication object value, the value obtained by the multiplication function is set as a second multiplication object value(S109). The addition multiplication object value is set as the first multiplication object value. Multiplication is performed corresponding to the multiplication function. Whether an addition multiplication object value exists is determined(S110). If the addition multiplication object value does not exist, the multiplication result value is outputted(S111).
摘要翻译：目的：提供一种乘法方法，以减少与从计算机给出的乘法对象值进行乘法运算的过程。构成：如果乘法函数获得的值小于加法乘法对象值，则乘法函数获得的值被设置为第二乘法对象值（S109）。加法乘法对象值被设置为第一乘法对象值。对应于乘法函数执行乘法。确定是否存在加法乘法对象值（S110）。如果加法乘法对象值不存在，则输出乘法结果值（S111）。

6. 发明授权

KR100951794B1 다양한 정밀도를 갖는 적화(積和) 연산기 및 그 연산방법 失效
标题翻译：具有可变精度的乘法累加算子及其方法
公开(公告)号：KR100951794B1
公开(公告)日：2010-04-07
申请号：KR1020080040805
申请日：2008-04-30
申请人： 포항공과대학교 산학협력단
发明人： 이영근 , 정기석
IPC分类号： G06F7/00 , G06F7/44 , G06F7/42
摘要： 본 발명은 배럴 시프터(barrel shifter)와 덧셈기, 뺄셈기 및 다양한 정밀도(variable precision) 기법을 적용하여 곱셈기 없이 곱셈 연산을 수행하는 적화(승산-누산) (MAC; Multiply-ACcumulate) 연산기 및 그 연산방법에 관한 것이다. 본 발명의 적화 연산기는 제1 시프트 값에 따라서 입력값을 시프트하는 제1 배럴시프터; 제2 시프트 값에 따라서 상기 입력값을 시프트하는 제2 배럴시프터; 시프트되지 않은 상기 입력값의 부호 비트를 확장하는 부호 확장부; 상기 제1 배럴 시프터의 출력과 상기 부호 확장부의 출력을 가감산하는 제1 가감산부; 상기 제2 배럴시프터의 출력을 선택적으로 출력하는 멀티플렉서; 상기 제1 가감산부의 출력과 상기 멀티플렉서의 출력을 가감산하는 제2 가감산부; 제3 시프트 값에 따라서 상기 제2 가감산부의 출력을 시프트하는 제3 배럴 시프터; 및 상기 제3 배럴 시프터의 출력을 누적하여 출력하는 누적기를 포함한다. 이로써 본 발명은 전력 소모와 회로 크기 면에서의 최상의 효과를 얻을 수 있다.
적화, 승산, 누산, MAC 연산기, 정밀도

7. 发明公开

KR1020090070428A 곱셈기의 인코더 失效
标题翻译： MULTIPLIER编码器
公开(公告)号：KR1020090070428A
公开(公告)日：2009-07-01
申请号：KR1020070138441
申请日：2007-12-27
申请人： 주식회사 디비하이텍
发明人： 이은실
IPC分类号： G06F7/44
CPC分类号： G06F7/74 , G06F7/5324 , G06F7/5336 , H03K19/1737 , H03K19/21
摘要： An encoder of a multiplier is provided to minimize an area by using a minimum number of transistors without an inverter. A multiplier multiplies multiplier data of plural bits by multiplicand data of plural bits. An encoder of a multiplier includes a plurality of encoding cells. Each encoding cell outputs a plurality of operators by encoding data of two adjacent bits among multiplier data of plural bits. The encoding cell includes an XOR unit, an AND unit and an inverted AND unit and a multiplexer. The XOR unit outputs the first operator by XOR-operating the first multiplier data with the second multiplier data.
摘要翻译：提供乘法器的编码器以通过使用没有反相器的最小数量的晶体管来最小化面积。乘法器通过多比特的被乘数数乘以多个比特的乘数数据。乘法器的编码器包括多个编码单元。每个编码单元通过对多个比特的乘法器数据中的两个相邻比特的数据进行编码来输出多个运算符。编码单元包括XOR单元，AND单元和反相AND单元以及多路复用器。 XOR单元通过XOR运算第一个运算符，使用第二乘法器数据运算第一乘法器数据。

8. 发明授权

KR100900790B1 재구성형 프로세서 연산 방법 및 장치 失效
标题翻译：可配置处理器算术的方法和装置
公开(公告)号：KR100900790B1
公开(公告)日：2009-06-02
申请号：KR1020070046833
申请日：2007-05-15
申请人： 한국전자통신연구원
发明人： 여준기 , 여순일 , 노태문 , 김종대
IPC分类号： G06F7/42 , G06F7/44 , G06F9/30 , G06F7/00
摘要： 본 발명은 이진 신호의 가산, 감산 연산 및 논리연산을 처리하는 산술 및 논리 연산기, 이진 신호의 곱셈 연산을 처리하는 곱셈기, 이진 신호의 배열을 변경하는 시프터, 산술 및 논리 연산기, 곱셈기 및 시프터의 출력값 중 하나를 선택하는 제1 피연산자 선택기 및 제2 피연산자 선택기 및 제1 피연산자 선택기 및 제2 피연산자 선택기의 출력값을 더하는 덧셈기를 포함하는 재구성형 프로세서 연산기를 제공할 수 있다.
재구성형, 프로세서, 산술 및 연산 처리 장치, ALU(Arithmetic Logic Unit)

9. 发明授权

KR100893695B1 유한체 상의 고속 직렬 곱셈기 구조 失效
标题翻译：快速有序场求解器的架构
公开(公告)号：KR100893695B1
公开(公告)日：2009-04-17
申请号：KR1020060128381
申请日：2006-12-15
申请人： 학교법인 금강학원
发明人： 조용석
IPC分类号： G06F7/44
摘要： 본 발명은 유한체 곱셈기에 관한 것으로, 특히 직렬 곱셈기보다는 짧은 지연시간을 얻으며, 병렬 곱셈기보다는 적은 하드웨어로 구현함으로써 고속으로 동작하는 새로운 직렬 유한체 곱셈기 구조를 제공하는 유한체 상의 고속 직렬 곱셈기를 제공하는 데 있다. 본 발명에 따르면 α가 m차 유한체 GF(2
m )의 원시원(primitive element) 이며, 유한체상의 두 원소 A, B 가 다음과 같을 때, A= a
0 + a
1 α + .... + a
m-1 α
m-1 , a
i ∈ GF(2), B= b
0 + b
1 α + .... + b
m-1 α
m-1 , b
i ∈ GF(2), A, B의 곱을 외부로부터 m 개의 a 계수들을 입력하며, 다수개의 레지스터들을 구비하는 A-계수 레지스터 블록과, A-계수 레지스터 블럭과 연결되어 각각의 a계수에 α
2 를 승산하고, 외부로부터 m 개의 b계수들 중 짝수항 계수들이 입력되는 다수개의 레지스터들을 구비하는 B-레지스터 블럭과, 짝수항 b계수들과 α
2 이 승산된 a계수들을 AND 게이트로 결합하는 짝수부분 곱셈기와, 외부로부터 입력되는 m 개의 a 계수들과 α를 승산한 A-계수 레지스터 블록과, A-계수 레지스터 블럭과 연결되어 각각의 a계수에 α
2 를 승산하고, 외부로부터 m 개의 b계수들 중 홀수항 계수들이 입력되는 다수개의 레지스터들을 구비하는 B-레지스터 블럭과, 홀수항 b계수들과 α
2 이 승산된 a계수들을 AND 게이트로 결합하는 홀수부분 곱셈기와; 짝수부분 곱셈기와 홀수부분 곱셈기를 XOR 게이트 결합하여 2배속 직렬 곱셈값을 출력하는 출력부로 구성됨으로써, 종래의 직렬 곱셈기보다는 짧은 지연시간에 결과를 추출할 수 있고, 병렬 곱셈기보다는 적은 하드웨어로 구현할 수 있는 효과가 있다.
유한체 곱셈기, 직렬 곱셈기, 병렬 곱셈기,

10. 发明公开

KR1020080106929A 원하는 곱합 연산 시리즈의 최종 결과를 결정하기 위한 방법 및 회로 无效
标题翻译：执行多重和累加操作的方法和装置
公开(公告)号：KR1020080106929A
公开(公告)日：2008-12-09
申请号：KR1020087022693
申请日：2007-02-07
申请人： 텔레호낙티에볼라게트 엘엠 에릭슨(피유비엘)
发明人： 왕,이-핀에릭 , 바텀리,그레고리,이. , 레알,안드레
IPC分类号： G06F7/544 , G06F7/44
CPC分类号： G06F7/5443 , H04B2201/709727
摘要： A method and corresponding circuit for determining a final result for a desired series of multiply-and-accumulate (MAC) operations are based on counting the occurrence of products in the desired series of MAC operations, multiplying the counts by their corresponding products to obtain partial sums, and adding the partial sums to obtain the final result. MAC processing as taught herein can be applied to a wide range of applications, such as received signal processing in wireless communication for computationally efficient (and high-rate) generation of interference correlation estimates and/or equalization filter values for a received communication signal. ® KIPO & WIPO 2009
摘要翻译：用于确定期望的一系列乘法和累加（MAC）操作的最终结果的方法和相应的电路是基于计算所需系列MAC操作中的乘积的发生，将计数乘以其相应乘积以获得部分总和，并添加部分和以获得最终结果。如本文教导的MAC处理可以应用于广泛的应用，例如无线通信中的接收信号处理，用于对接收到的通信信号计算有效（和高速率）产生干扰相关估计和/或均衡滤波器值。 ®KIPO＆WIPO 2009

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