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1. 发明公开

KR1020150022766A 금속-반도체-금속(MSM) 이종접합 다이오드 审中-实审
标题翻译：金属 - 半导体 - 金属（MSM）异质二极管
公开(公告)号：KR1020150022766A
公开(公告)日：2015-03-04
申请号：KR1020147032120
申请日：2013-04-19
申请人： 카네기 멜론 유니버시티
发明人： 후신로자나 , 천이쉬안 , 뤄이
IPC分类号： H01L29/86 , H01L29/872
CPC分类号： H01L29/66219 , H01L27/0814 , H01L27/2409 , H01L29/0665 , H01L29/6603 , H01L29/6609 , H01L29/66121 , H01L29/66128 , H01L29/66136 , H01L29/861 , H01L29/872 , H01L29/86
摘要： 하나의 양태에서, 다이오드는: 제 1 측면 및 상기 제 1 측면 맞은편의 제 2 측면을 가진 반도체 층으로서, 상기 반도체 층은 상기 제 1 측면과 상기 제 2 측면 사이의 두께를 갖고, 상기 반도체 층의 상기 두께는 상기 반도체 층 내로 방출된 전하 캐리어의 평균 자유 경로에 기초하는, 상기 반도체 층과; 상기 반도체 층의 상기 제 1 측면 상에 증착된 제 1 금속 층; 및 상기 반도체 층의 상기 제 2 측면 상에 증착된 제 2 금속 층을 포함한다.

2. 发明公开

KR1020130118202A 반도체 소자 审中-实审
公开(公告)号：KR1020130118202A
公开(公告)日：2013-10-29
申请号：KR1020127028115
申请日：2011-06-21
申请人： 더 유니버시티 오브 셰필드 , 가부시키가이샤 파우데크
发明人： 나카지마아키라 , 에카나스마다실샨카라나라야난 , 스미다야스노부 , 가와이히로지
IPC分类号： H01L29/778 , H01L21/338
CPC分类号： H01L29/78 , H01L29/0619 , H01L29/1075 , H01L29/2003 , H01L29/402 , H01L29/42316 , H01L29/66219 , H01L29/66462 , H01L29/7786 , H01L29/861 , H01L29/872
摘要： 분극 접합의 이용에 의해, 전도 채널의 국부에 발생하는 피크 전계를 근본적으로 완화하고, 고내압화와 동시에, 전류 붕괴(current collapse)의 발생을 실용적인 수준으로 없애, 저손실 GaN계 반도체 소자를 용이하게 실현한다. 반도체 소자는, C면 사파이어 기판 등의 베이스 기판 상에 차례로 적층된 In
z Ga
1
-
z N층(11)(0≤z＜1), Al
x Ga
1-x N층(12)(0＜x＜1), In
y Ga
1
-
y N층(13)(0≤y＜(1) 및 p형 In
w Ga
1
-
w N층(14)(0≤w＜1)을 가진다. 비동작 시에, Al
x Ga
1
-
x N층(12)과 In
y Ga
1
-
y N층(13) 사이의 헤테로 계면의 근방 부분의 In
y Ga
1
-
y N층(13)에 2차원 정공 가스(15)가 형성되고, 또한 In
z Ga
1-z N층(11)과 Al
x Ga
1
-
x N층(12) 사이의 헤테로 계면의 근방 부분의 Al
x Ga
1
-
x N층(12)에 2차원 전자 가스(16)가 형성된다.

3. 发明授权

KR101743017B1 고속 에피택셜 리프트오프와 III-V족 직접 성장용 템플릿을 이용한 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자 有权
标题翻译：一种使用用于快速外延剥离和III-V族生长的模板和半导体器件制造半导体器件的方法
公开(公告)号：KR101743017B1
公开(公告)日：2017-06-05
申请号：KR1020150069836
申请日：2015-05-19
申请人： 한국과학기술연구원
发明人： 김상현 , 금대명 , 박민수 , 최원준
IPC分类号： H01L21/205 , H01L21/78 , H01L21/02
CPC分类号： H01L21/78 , H01L21/185 , H01L21/6835 , H01L29/267 , H01L29/66219 , H01L29/861 , H01L31/0304 , H01L31/184 , H01L31/1892 , Y02E10/544
摘要： 반도체소자의제조방법은, 제1 기판및 상기제1 기판상에위치하는패턴된제1 III-V족화합물층을포함하는템플릿(template)을제공하는단계; 상기패턴된제1 III-V족화합물층상에에피택시(epitaxy) 성장방식으로희생층을형성하는단계; 상기희생층상에에피택시성장방식으로제2 III-V족화합물층을형성하는단계; 상기제2 III-V족화합물층상에실리콘으로이루어진제2 기판을접합하는단계; 및상기희생층을제거함으로써상기제2 III-V족화합물층및 상기제2 기판을상기템플릿으로부터분리하는단계를포함한다. 템플릿의패턴된 III-V족화합물층으로부터또 다른 III-V족화합물층이직접성장방식으로제조되므로, III-V족화합물과다른기판사이의결함이제거되며, 대면적의반도체소자를직접성장방식으로제조할수 있고, 웨이퍼(wafer) 크기의제한이나비용증가등의문제점을줄일수 있다.
摘要翻译： 18.一种制造半导体器件的方法，包括：提供包括第一衬底和位于所述第一衬底上的图案化的第一III-V族化合物层的模板; 通过外延生长方法在图案化的第一III-V族化合物层上形成牺牲层; 在牺牲层上以外延生长方式形成第二III-V族化合物层; 在第二III-V族化合物层上键合由硅制成的第二衬底; 通过去除牺牲层将第二III-V族化合物层和第二衬底与模板分离。由于从在生长的方法直接制备，所述III-V族化合物的模板化合物层的III-V族化合物层图案中的其它III-V和是不同的基片之间的去除缺陷，一种半导体器件的生长方法具有大面积直接并且可以减少晶圆尺寸限制和成本增加等问题。

4. 发明公开

KR1020120004758A 질화물계 반도체 소자 및 그 제조 방법 无效
标题翻译：基于氮化物的半导体器件及其制造方法
公开(公告)号：KR1020120004758A
公开(公告)日：2012-01-13
申请号：KR1020100065422
申请日：2010-07-07
申请人： 삼성전기주식회사
发明人： 전우철 , 박기열 , 이정희 , 박영환
IPC分类号： H01L29/808 , H01L21/337
CPC分类号： H01L29/157 , H01L29/2003 , H01L29/205 , H01L29/66219 , H01L29/861 , H01L29/872
摘要： PURPOSE: A nitride based semiconductor device and a method for manufacturing thereof are provided to increase the mass production efficiency of a semiconductor device with the increase of reverse internal pressure in a device by preventing a reverse leak current. CONSTITUTION: A base substrate(110) is formed into a PN junction structure. The base substrate is formed by welding a first type semiconductor layer(112) and a second type semiconductor layer(114) to the top and bottom. A buffer layer(118) is formed on the base substrate. The buffer layer reduces defect due to lattice mismatch between the base substrate and an epitaxial-growth film(120). The epitaxial-growth film includes a first nitride film(122) and a second nitride film(124) which are successively laminated on the base substrate.
摘要翻译：目的：提供一种氮化物基半导体器件及其制造方法，通过防止反向泄漏电流，通过设备中的反向内部压力的增加来提高半导体器件的批量生产效率。构成：基底（110）形成为PN结结构。基底基板通过将第一类型半导体层（112）和第二类型半导体层（114）焊接到顶部和底部而形成。在基底基板上形成缓冲层（118）。缓冲层减少由于基底衬底和外延生长膜（120）之间的晶格失配引起的缺陷。外延生长膜包括依次层压在基底基板上的第一氮化物膜（122）和第二氮化物膜（124）。

5. 发明授权

KR101821642B1 반도체 소자 有权
标题翻译：半导体器件
公开(公告)号：KR101821642B1
公开(公告)日：2018-01-24
申请号：KR1020127028115
申请日：2011-06-21
申请人： 더 유니버시티 오브 셰필드 , 가부시키가이샤 파우데크
发明人： 나카지마아키라 , 에카나스마다실샨카라나라야난 , 스미다야스노부 , 가와이히로지
IPC分类号： H01L29/778 , H01L21/338
CPC分类号： H01L29/78 , H01L29/0619 , H01L29/1075 , H01L29/2003 , H01L29/402 , H01L29/42316 , H01L29/66219 , H01L29/66462 , H01L29/7786 , H01L29/861 , H01L29/872
摘要： 분극접합의이용에의해, 전도채널의국부에발생하는피크전계를근본적으로완화하고, 고내압화와동시에, 전류붕괴(current collapse)의발생을실용적인수준으로없애, 저손실 GaN계반도체소자를용이하게실현한다. 반도체소자는, C면사파이어기판등의베이스기판상에차례로적층된 InGaN층(11)(0≤z
摘要翻译：通过使用偏振结的，基本上是由在本地导电沟道的产生的峰值电场缓和，并在同一时间和室压花，消除电流崩塌（电流崩塌）实用水平的发生，容易地实现低损耗基于GaN的半导体器件的。该半导体器件包括InGaN层11（0≤Z<1），AlGaN层12（0

6. 发明公开

KR1020160136103A 고속 에피택셜 리프트오프와 III-V족 직접 성장용 템플릿을 이용한 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자 有权
标题翻译： III-V使用高速外延起飞和III-V直接生长的半导体器件制造半导体器件的方法和使用其制造的半导体器件
公开(公告)号：KR1020160136103A
公开(公告)日：2016-11-29
申请号：KR1020150069836
申请日：2015-05-19
申请人： 한국과학기술연구원
发明人： 김상현 , 금대명 , 박민수 , 최원준
IPC分类号： H01L21/205 , H01L21/78 , H01L21/02
CPC分类号： H01L21/78 , H01L21/185 , H01L21/6835 , H01L29/267 , H01L29/66219 , H01L29/861 , H01L31/0304 , H01L31/184 , H01L31/1892 , Y02E10/544
摘要： 반도체소자의제조방법은, 제1 기판및 상기제1 기판상에위치하는패턴된제1 III-V족화합물층을포함하는템플릿(template)을제공하는단계; 상기패턴된제1 III-V족화합물층상에에피택시(epitaxy) 성장방식으로희생층을형성하는단계; 상기희생층상에에피택시성장방식으로제2 III-V족화합물층을형성하는단계; 상기제2 III-V족화합물층상에실리콘으로이루어진제2 기판을접합하는단계; 및상기희생층을제거함으로써상기제2 III-V족화합물층및 상기제2 기판을상기템플릿으로부터분리하는단계를포함한다. 템플릿의패턴된 III-V족화합물층으로부터또 다른 III-V족화합물층이직접성장방식으로제조되므로, III-V족화합물과다른기판사이의결함이제거되며, 대면적의반도체소자를직접성장방식으로제조할수 있고, 웨이퍼(wafer) 크기의제한이나비용증가등의문제점을줄일수 있다.
摘要翻译：公开了一种制造半导体器件的方法，其包括提供具有第一衬底和位于第一衬底上的图案化的第一III-V族化合物层的模板，在图案化的第一III-V族化合物层上形成牺牲层，外延生长，通过外延生长在牺牲层上形成第二III-V族化合物层，将由硅制成的第二衬底结合到第二III-V族化合物层上，以及将第二III-V族化合物层和第二III-V族化合物层分离通过去除牺牲层从模板的衬底。

7. 发明授权

KR101272155B1 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터 및 그 양방향 전류특성 억제 방법 有权
标题翻译：垂直通道隧道式隧道结构的简化特性的降低方法
公开(公告)号：KR101272155B1
公开(公告)日：2013-06-05
申请号：KR1020120057303
申请日：2012-05-30
申请人： 명지대학교 산학협력단
发明人： 조일환
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7311 , H01L29/66219 , H01L29/66931
摘要： PURPOSE: A method for reducing ambipolar characteristics of a vertical channel tunneling transistor is provided to prevent an ambipolar current phenomenon by etching a polysilicon gate. CONSTITUTION: A gate isolation dielectric(60) is formed by etching a gate insulating layer(20). The gate isolation dielectric has a sidewall in the upper part of a silicon substrate. A dielectric(40) has a sidewall structure. The sidewall structure is formed by etching a polysilicon gate(70). The polysilicon gate is contacted with the gate insulating layer.
摘要翻译：目的：提供一种降低垂直沟道隧道晶体管双极特性的方法，以通过蚀刻多晶硅栅极来防止双极电流现象。构成：通过蚀刻栅极绝缘层（20）形成栅绝缘电介质（60）。栅极隔离电介质在硅衬底的上部具有侧壁。电介质（40）具有侧壁结构。通过蚀刻多晶硅栅极（70）形成侧壁结构。多晶硅栅极与栅极绝缘层接触。

8. 发明公开

KR1020060135701A 전기 소자 및 ｐｎ 이형 접합 형성 방법 无效
标题翻译：包含PN异常的半导体器件
公开(公告)号：KR1020060135701A
公开(公告)日：2006-12-29
申请号：KR1020067013830
申请日：2004-12-20
申请人： 코닌클리케 필립스 엔.브이.
发明人： 후르크스고데프리두스에이엠 , 아가르발프랍햇 , 발케넨데아브라함알 , 마그니페트루스에이치씨 , 바게만스멜라니엠에이치 , 바커스에릭피에이엠 , 히즈젠에르빈에이
IPC分类号： H01L21/8252 , B82B3/00 , B82Y40/00
CPC分类号： H01L29/8611 , B82Y10/00 , H01L29/045 , H01L29/0665 , H01L29/0673 , H01L29/0676 , H01L29/2003 , H01L29/66136 , H01L29/66219 , H01L2924/0002 , H01L2924/00
摘要： An electric device is disclosed comprising a pn-heterojunction (4) formed by a nanowire (3) of 111-V semiconductor material and a semiconductor body (1) comprising a group IV semiconductor material. The nanowire (3) is positioned in direct contact with the surface (2) of the semiconductor body (1) and has a first conductivity type, the semiconductor body (1) has a second conductivity type opposite to the first conductivity type, the nanowire (3) forming with the semiconductor body (1) a pn-heterojunction (4). The nanowire of III-V semiconductor material can be used as a diffusion source (5) of dopant atoms into the semiconductor body. The diffused group III atoms and/or the group V atoms from the III-V material are the dopant atoms forming a region (6) in the semiconductor body in direct contact with the nanowire (3).
摘要翻译：公开了一种电子器件，其包括由111-V半导体材料的纳米线（3）形成的pn异质结（4）和包含IV族半导体材料的半导体本体（1）。纳米线（3）与半导体本体（1）的表面（2）直接接触并且具有第一导电类型，半导体本体（1）具有与第一导电类型相反的第二导电类型，纳米线（3）与半导体本体（1）形成pn异质结（4）。 III-V族半导体材料的纳米线可以用作半导体本体中掺杂剂原子的扩散源（5）。来自III-V材料的扩散的III族原子和/或V族原子是在半导体本体中与纳米线（3）直接接触形成区域（6）的掺杂剂原子。

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