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1. 发明公开

KR1020160073169A 칼럼 디코더를 포함하는 저항성 메모리 장치 및 그 동작방법 审中-实审
标题翻译：包括柱解码器的电阻式存储器及其操作方法
公开(公告)号：KR1020160073169A
公开(公告)日：2016-06-24
申请号：KR1020140181614
申请日：2014-12-16
申请人： 삼성전자주식회사
发明人： 박현국 , 윤치원 , 이영택
IPC分类号： G11C13/00
CPC分类号： G11C13/0026 , G11C11/1655 , G11C11/1657 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C11/2255 , G11C13/0028 , G11C13/004 , G11C13/0069 , G11C13/0023 , G11C13/0002 , G11C13/003 , G11C13/0038
摘要： 칼럼디코더를포함하는저항성메모리장치및 그동작방법이개시된다. 본발명의기술적사상에따른저항성메모리장치는, 다수의신호라인들에연결된메모리셀들을포함하는메모리셀 어레이및 각각의신호라인에대응하여배치되는스위치쌍을포함하는제1 스위치부와, 상기제1 스위치부의하나이상의스위치쌍들에대응하여배치되는스위치쌍을포함하는제2 스위치부를포함하는칼럼디코더를구비하고, 상기제1 스위치부는제1 신호라인에연결되는제1 스위치쌍을포함하고, 상기제1 스위치쌍은동일한타입으로구현되는제1 및제2 스위치들을포함하며, 상기제2 스위치부는상기제1 스위치쌍에연결되는제3 스위치및 제4 스위치를포함하는제2 스위치쌍을구비하고, 선택전압은상기제1 스위치를경유하여상기제1 신호라인으로제공되고, 금지전압은상기제1 스위치또는제2 스위치를선택적으로경유하여상기제1 신호라인으로제공되는것을특징으로한다.
摘要翻译：本发明的目的是提供一种能够执行双向操作并为位线提供适当偏置的电阻式存储器件及其操作方法。公开了一种包括列解码器及其操作方法的电阻式存储器件。根据本发明的技术思想的电阻式存储器件包括：存储单元阵列，包括连接到多条信号线的存储单元; 并且所述列解码器包括第一开关单元，所述第一开关单元包括对应于每个信号线布置的一对开关，以及第二开关单元，其包括通过对应于所述第一开关单元的一对或多对开关而布置的一对开关。第一开关单元包括连接到第一信号线的第一对开关。第一对开关包括实现为相同类型的第一和第二开关。第二开关单元包括第二对开关，其包括连接到第一对开关的第三开关和第四开关。所选择的电压通过第一开关提供给第一信号线。选择性地经由第一开关或第二开关向第一信号线提供禁止电压。

2. 发明授权

KR101649091B1 강유전체 전계 효과 트랜지스터 메모리 어레이를 갖는 장치 및 관련된 방법 有权
标题翻译：具有电磁场效应晶体管存储器阵列的装置及相关方法
公开(公告)号：KR101649091B1
公开(公告)日：2016-08-17
申请号：KR1020157034914
申请日：2014-05-15
申请人： 마이크론 테크놀로지, 인크
发明人： 라마스와미,디.브이.니르말 , 존슨,아담디.
IPC分类号： G11C11/22
CPC分类号： H01L27/11597 , G11C11/22 , G11C11/221 , G11C11/223 , G11C11/2255 , G11C11/2257 , H01L29/78391
摘要： 장치는 3차원메모리어레이아키텍처내에수평으로및 수직으로적층된전계효과트랜지스터 (FET) 구조들, 수직으로연장되고및 수평으로간격을두고 between 상기복수개의 FET 구조들사이에서수평으로간격된게이트들, 및 FET 구조들및 게이트들을분리하는강유전체재료를포함한다. 개별강유전체 FET들 (FeFET들)은 FET 구조들, 게이트들, 및강유전체재료의인터섹션들에형성된다. 다른장치는복수개의비트라인들및 워드라인들을포함한다. 각각의비트라인은강유전체재료와결합된적어도두개의측면들을가져서각각의비트라인은복수개의 FeFET들을형성하도록인접한게이트들에의해공유된다. 메모리어레이를동작시키는방법은복수개의 FeFET 메모리셀들에대하여희망하는동작을위해복수개의워드라인들및 디지트라인들에전압들의조합을인가하는단계를포함하되, 적어도하나의디지트라인은인접한게이트들에의해액세스가능한복수개의 FeFET 메모리셀들을가진다.
摘要翻译：一种装置包括在三维存储阵列结构中水平和垂直堆叠的场效应晶体管（FET）结构，在多个FET结构之间垂直和水平间隔延伸的栅极和分离FET结构和栅极的铁电材料。在FET结构，栅极和铁电体材料的交叉处形成单个铁电FET（FeFET）。另一种装置包括多个位线和字线。每个位线具有与铁电材料耦合的至少两个边，使得每个位线由相邻栅极共享以形成多个FeFET。操作存储器阵列的方法包括将电压的组合施加到多个字线和数字线以用于多个FeFET存储器单元的期望操作，至少一个数字线具有可由相邻门访问的多个FeFET存储器单元。

3. 发明公开

KR1020050079367A 하이브리드 스위치 셀을 이용한 불휘발성 메모리 장치 失效
标题翻译：使用混合开关电池的非易失性存储器件
公开(公告)号：KR1020050079367A
公开(公告)日：2005-08-10
申请号：KR1020040007558
申请日：2004-02-05
申请人： 에스케이하이닉스 주식회사
发明人： 강희복
IPC分类号： G11C11/22
CPC分类号： G11C11/22 , G11C11/2257 , G11C5/063 , G11C11/2255 , G11C11/2273
摘要： A nonvolatile memory device using a hybrid switch cell comprises a plurality of hybrid switch cell arrays each having a hierarchical bit line structure including a main bit line and a sub bit line. In the nonvolatile memory device, each sub cell array having the hierarchical bit line structure including a main bit line and a sub bit line is provided as a cross point cell array that comprises a nonvolatile ferroelectric capacitor and a hybrid switch which does not require an additional gate control signal, thereby reducing the whole memory size.

4. 发明公开

KR1020010020796A 비트 라인들, 워드 라인들 및 플레이트 라인들을 구비하는집적 메모리 및 메모리 동작 방법 失效
标题翻译：集成记忆和记忆的操作
公开(公告)号：KR1020010020796A
公开(公告)日：2001-03-15
申请号：KR1020000022869
申请日：2000-04-28
申请人： 인피니언 테크놀로지스 아게
发明人： 회니히슈미트,하인츠 , 브라운,게오르크
IPC分类号： G11C11/406
CPC分类号： G11C11/22 , G11C11/2255 , G11C11/2257 , G11C11/2297
摘要： PURPOSE: An integrated memory and operation of memory is provided to perform in plural memory cells. CONSTITUTION: The integrated memory has bit lines(BLi), word lines(WLk), and memory cells(MC) arranged at intersections of plate electrode lines(PLi). In the first operation mode, a plate electrode line(PLi) is left at a plate electrode potential VPL of a fixed period of write-in access. In a second operation mode, the bit line is left at a plate electrode potential, on the other hand, a plate electrode line(PLi) takes the prescribed potential(VF) other than the plate electrode potential(VPL).
摘要翻译：目的：提供集成存储器和存储器的操作以在多个存储器单元中执行。构成：集成存储器具有布置在平板电极线（PLi）的交点处的位线（BLi），字线（WLK）和存储单元（MC）。在第一操作模式中，平板电极线（PLi）留在固定的写入存取周期的平板电极电位VPL。另一方面，在第二操作模式中，位线处于平板电极电位，另一方面，平板电极线（PLi）取除板电极电位（VPL）以外的规定电位（VF）。

5. 发明公开

KR1020000077320A 기준 전위를 가지는 집적 메모리 및 상기 메모리에 대한동작 방법 失效
公开(公告)号：KR1020000077320A
公开(公告)日：2000-12-26
申请号：KR1020000026660
申请日：2000-05-18
申请人： 인피니언 테크놀로지스 아게
发明人： 슐라거,토비아스 , 만요키,졸탄 , 에스테를,로베르트
IPC分类号： G11C11/40
CPC分类号： G11C11/22 , G11C11/2255
摘要： 본발명은두 비트라인들(BL1, /BL1) 상의공통기준전위(VREF)를생성하기위하여, 처음에제 1 스위칭소자(S1)와두 기준메모리셀들(RC)의선택트랜지스터들(T)을턴 온시키고, 특정시간주기(△t) 후에, 선택트랜지스터들을턴 오프시키는반면에, 제 1 스위칭소자는온 상태로남아있고두 비트라인들사이의전위차(2U1)를보상하는제어유니트(C1)를포함하는메모리에관한것이다.

6. 发明公开

KR20180024257A 센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템 审中-公开
标题翻译：感测放大器非易失性存储器装置和包括该装置的系统
公开(公告)号：KR20180024257A
公开(公告)日：2018-03-08
申请号：KR20160110116
申请日：2016-08-29
申请人： SK HYNIX INC
发明人： KANG SEOK JOON
IPC分类号： G11C13/00 , G11C7/06
CPC分类号： G11C7/065 , G11C7/06 , G11C11/1655 , G11C11/1673 , G11C11/2255 , G11C11/2273 , G11C13/0026 , G11C13/004 , G11C2013/0045 , G11C2013/0054 , G11C2207/002 , G11C2207/06 , G11C2213/15
摘要： 센스앰프는전류공급부, 증폭기, 패스트랜지스터및 래치부를포함할수 있다. 상기전류공급부는센싱노드로센싱전류를공급할수 있다. 상기증폭기는리드기준전압과글로벌기준전압의레벨을비교및 증폭할수 있다. 상기패스트랜지스터는상기증폭기로부터출력되는신호에기초하여상기센싱노드로부터상기글로벌비트라인으로전류를공급할수 있다. 상기래치부는상기센싱노드의전압레벨변화를감지하여출력신호를생성할수 있다.
摘要翻译：读出放大器包括电流供应单元，放大单元，传输晶体管和锁存单元。电流供应单元可以被配置为向感测节点提供感测电流。放大单元可以被配置为放大读取的参考电压与全局位线的电压电平之间的电压差。传输晶体管可以被配置为基于从放大单元输出的信号将电流从感测节点传输到全局位线。锁存单元可以被配置为通过检测感测节点的电压电平变化来生成输出信号。

7. 发明公开

KR1020160015992A 비휘발성 메모리 장치와 그 센싱 방법 审中-实审
标题翻译：非易失性存储器件及其感测方法
公开(公告)号：KR1020160015992A
公开(公告)日：2016-02-15
申请号：KR1020140099083
申请日：2014-08-01
申请人： 삼성전자주식회사
发明人： 박무희
IPC分类号： G11C16/26 , G11C16/08
CPC分类号： G11C13/004 , G11C7/065 , G11C11/1655 , G11C11/1657 , G11C11/1659 , G11C11/1673 , G11C11/1677 , G11C11/2255 , G11C11/2257 , G11C11/2273 , G11C11/5678 , G11C13/0002 , G11C13/0004 , G11C13/0026 , G11C13/0028 , G11C16/28 , G11C2013/0054 , G11C2213/71
摘要： 비휘발성메모리장치가제공된다. 상기비휘발성메모리장치는, 제1 워드라인에연결된제1 저항성메모리셀, 상기제1 워드라인과다른제2 워드라인에연결된제2 저항성메모리셀, 센싱노드와상기제1 저항성메모리셀 사이에연결되고, 상기제1 저항성메모리셀에클램핑바이어스를제공하는클램핑부, 상기제2 저항성메모리셀에연결되어기준전류를제공하는기준전류제공부, 및상기센싱노드에연결되고, 상기센싱노드의레벨변화를센싱하는센스앰프를포함하되, 상기제1 워드라인이인에이블(enable)되는경우에, 상기제2 워드라인은디스에이블(disable)된다.
摘要翻译：提供非易失性存储器件。非易失性存储器件包括：连接到第一字线的第一电阻存储器单元; 连接到与第一字线不同的第二字线的第二电阻性存储单元; 连接在感测节点和第一电阻存储器单元之间的钳位单元，以向第一电阻存储器单元提供钳位偏置; 连接到所述第二电阻式存储单元以提供参考电流的参考电流供应单元; 以及连接到所述感测节点以感测所述感测节点的电平变化的读出放大器，其中当所述第一字线被使能时所述第二字线被禁用。非易失性存储器件增加读取延迟，实现高速感测，并提高预充电速度。

8. 发明公开

KR1020150144818A 강유전체 전계 효과 트랜지스터 메모리 어레이를 갖는 장치 및 관련된 방법 有权
标题翻译：具有电磁场效应晶体管存储器阵列的装置及相关方法
公开(公告)号：KR1020150144818A
公开(公告)日：2015-12-28
申请号：KR1020157034914
申请日：2014-05-15
申请人： 마이크론 테크놀로지, 인크
发明人： 라마스와미,디.브이.니르말 , 존슨,아담디.
IPC分类号： G11C11/22
CPC分类号： H01L27/11597 , G11C11/22 , G11C11/221 , G11C11/223 , G11C11/2255 , G11C11/2257 , H01L29/78391
摘要： 장치는 3차원메모리어레이아키텍처내에수평으로및 수직으로적층된전계효과트랜지스터 (FET) 구조들, 수직으로연장되고및 수평으로간격을두고 between 상기복수개의 FET 구조들사이에서수평으로간격된게이트들, 및 FET 구조들및 게이트들을분리하는강유전체재료를포함한다. 개별강유전체 FET들 (FeFET들)은 FET 구조들, 게이트들, 및강유전체재료의인터섹션들에형성된다. 다른장치는복수개의비트라인들및 워드라인들을포함한다. 각각의비트라인은강유전체재료와결합된적어도두개의측면들을가져서각각의비트라인은복수개의 FeFET들을형성하도록인접한게이트들에의해공유된다. 메모리어레이를동작시키는방법은복수개의 FeFET 메모리셀들에대하여희망하는동작을위해복수개의워드라인들및 디지트라인들에전압들의조합을인가하는단계를포함하되, 적어도하나의디지트라인은인접한게이트들에의해액세스가능한복수개의 FeFET 메모리셀들을가진다.
摘要翻译：一种装置包括在三维存储阵列结构中水平和垂直堆叠的场效应晶体管（FET）结构，在多个FET结构之间垂直和水平间隔延伸的栅极和分离FET结构和栅极的铁电材料。在FET结构，栅极和铁电体材料的交叉处形成单个铁电FET（FeFET）。另一种装置包括多个位线和字线。每个位线具有与铁电材料耦合的至少两个边，使得每个位线由相邻栅极共享以形成多个FeFET。操作存储器阵列的方法包括将电压的组合施加到多个字线和数字线以用于多个FeFET存储器单元的期望操作，至少一个数字线具有可由相邻门访问的多个FeFET存储器单元。

9. 发明公开

KR1020170064052A 스위칭 소자 및 반도체 메모리를 포함하는 전자 장치 审中-实审
标题翻译：一种包括开关元件和半导体存储器的电子装置
公开(公告)号：KR1020170064052A
公开(公告)日：2017-06-09
申请号：KR1020150168569
申请日：2015-11-30
申请人： 에스케이하이닉스 주식회사
发明人： 김동준 , 이재연 , 심준섭
IPC分类号： G11C5/02 , G11C5/12 , G11C7/10 , H01L27/24 , G06F12/08 , G06F13/16 , G06F13/14
CPC分类号： H01L23/528 , G11C11/1659 , G11C11/2255 , G11C13/0026 , G11C2213/79 , G11C2213/82 , H01L23/5226 , H01L27/228 , H01L27/2436 , H01L27/2463
摘要： 본발명의일 실시예에따른반도체상기반도체메모리는, 복수의메모리셀이배열되는매트영역; 및상기복수의메모리셀과접속되는복수의제1 트랜지스터를포함하는제1 스위칭영역을포함하고, 상기제1 스위칭영역은, 실질적으로수직인제1 방향및 제2 방향에대해경사진제3 방향의장축을갖고, 상기제2 방향및 상기제3 방향각각에서일렬로배열되는복수의제1 활성영역; 상기제1 활성영역을가로지르도록상기제1 방향으로연장하는복수의제1 게이트구조물 - 여기서, 한쌍의제1 게이트구조물에의하여상기제1 활성영역은, 일측부, 중간부및 타측부로구분되고, 상기제1 활성영역은상기제1 방향에서상기일측부, 상기타측부및 상기중간부가번갈아반복되도록배열됨. - ; 상기제2 방향으로배열되는상기제1 활성영역의열 중선택된하나의열과상기복수의제1 게이트구조물중 선택된하나의제1 게이트구조물이교차하는영역에서, 상기선택된제1 게이트구조물양측의상기제1 활성영역각각과접속하는제1 소스라인콘택및 제1 비트라인콘택; 상기제1 소스라인콘택과접속하면서상기제2 방향으로연장하는제1 소스라인; 및상기제1 비트라인콘택과접속하면서상기제2 방향으로연장하는제1 비트라인을포함한다.
摘要翻译：根据本发明的一个实施例的半导体半导体存储器包括：其中布置有多个存储单元的垫区; 和第一开关区域，并且所述第一开关区域，光基本上在西班牙和第二方向相片第三方向，其包括多个第一晶体管的垂直连接到所述多个存储器单元，其中的多个第一有源区，其具有长轴并且在所述第二方向和所述第三方向中的每个方向上排列成行; 多个第一栅极结构沿第一方向延伸以与第一有源区交叉，其中第一有源区被一对第一栅极结构分成第一侧部，中部和第二侧部并且第一有源区被布置为使得一侧，另一侧和中间在第一方向上交替地重复。 - ; 在沿第二方向布置的第一有源区的列中选定的一列与多个第一栅极结构中选定的一个相互交叉的区域中，连接到所述一个有源区中的每一个的第一源极线触点和第一位线触点; 第一源极线，其连接到第一源极线触点并沿第二方向延伸; 并且第一位线连接到第一位线触点并且在第二方向上延伸。

10. 发明公开

KR1020050059414A 반도체장치 无效
公开(公告)号：KR1020050059414A
公开(公告)日：2005-06-20
申请号：KR1020040096784
申请日：2004-11-24
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 시오노이리유타카 , 아쓰미토모아키 , 카토키요시
IPC分类号： G11C7/12 , G11C7/24
CPC分类号： G11C7/12 , G11C7/22 , G11C5/063 , G11C7/1048 , G11C8/10 , G11C11/2255 , G11C11/4094 , G11C11/413 , G11C16/24 , G11C17/18
摘要： The semiconductor device in which reading and writing of data can be accurately performed by preventing malfunction even when a selection of address delays. The semiconductor device has three factors of a data holding unit, a precharge unit and a delay unit. The data holding unit includes a plurality of memory cells. The precharge unit includes a precharge potential line, a precharge signal line and a plurality of switches. The delay unit includes a plurality of transistors. In addition, it has one or both of an address selecting unit having a column-decoder and a row-decoder and a display unit having a plurality of pixels, as well as the three factors.

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