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1. 发明授权

KR102233649B1 적층형 반도체 패키지 및 적층형 반도체 패키지의 제조방법 有权
公开(公告)号：KR102233649B1
公开(公告)日：2021-03-30
申请号：KR1020190132695
申请日：2019-10-24
申请人： 주식회사 에스에프에이반도체
发明人： 이종원
IPC分类号： H01L25/065 , H01L23/528 , H01L23/495 , H01L23/00 , H01L23/373
摘要： 적층형반도체패키지가개시된다. 본발명에따른적층형반도체패키지는, 제1 회로패턴이형성된제1 기판상에제1 회로패턴에접속되는반도체칩이실장된제1 반도체패키지와, 제1 반도체패키지의상부에배치되며제2 회로패턴이형성된제2 기판을구비하는제2 반도체패키지와, 제1 반도체패키지에실장되며하단부가제1 회로패턴에접속되고상단부가제2 회로패턴에접속되는접속용포스트부를포함한다.

2. 发明授权

KR101862004B1 임베디드 몰드형 코어리스 기판 제조방법 有权
公开(公告)号：KR101862004B1
公开(公告)日：2018-05-29
申请号：KR1020160021653
申请日：2016-02-24
申请人： 주식회사 에스에프에이반도체
发明人： 김은동 , 이종원 , 최재경 , 오유진
IPC分类号： H01L23/31 , H01L23/495 , H01L23/00 , H01L21/56 , H01L23/48 , H01L21/268 , H01L23/525
CPC分类号： H01L2224/16225 , H01L2224/48091 , H01L2224/48227 , H01L2224/73265 , H01L2924/15311 , H01L2924/181 , H01L2924/00014 , H01L2924/00012
摘要： 임베디드몰드형코어리스기판제조방법이개시된다. 본발명의일 실시예에따른임베디드몰드형코어리스기판제조방법은, 전기가통전되되코어(core)가없는코어리스(coreless) 도전판을준비하는코어리스도전판준비단계; 코어리스도전판에몰드(mold)가충전될몰드충전용패턴을형성시키는몰드충전용패턴형성단계; 몰드충전용패턴이형성된코어리스도전판의일측면에제1 커버레이테이프(coverlay tape)를부착시키는제1 커버레이테이프부착단계; 및제1 커버레이테이프가일측면에부착된코어리스도전판의타측면을통해몰드충전용패턴으로몰드를충전시키는몰드충전단계를포함한다.

3. 发明授权

KR101845714B1 반도체 패키지 및 그 제조방법 有权
公开(公告)号：KR101845714B1
公开(公告)日：2018-04-05
申请号：KR1020160021654
申请日：2016-02-24
申请人： 주식회사 에스에프에이반도체
发明人： 김은동 , 이종원 , 유봉석 , 오유진
IPC分类号： H01L25/18 , H01L23/48 , H01L23/31 , H01L25/065 , H01L25/07 , H01L23/525 , H01L23/532 , H01L21/027
CPC分类号： H01L2224/16225 , H01L2924/181 , H01L2924/00012
摘要： 반도체패키지가개시된다. 본발명에따른반도체패키지는, 일면에입출력(IO) 패턴이형성된베이스와, 베이스에탑재되어입출력(IO) 패턴에전기적으로연결되며관통실리콘비아(Through Silicon Via, TSV)가마련되는적어도하나의반도체칩과, 베이스및 반도체칩을몰딩하되관통실리콘비아가외부회로에전기적으로연결되도록반도체칩의상면부를노출시키는몰딩부와, 반도체칩의상면부에배치되며관통실리콘비아를외부회로에전기적으로연결하는연결배선부를포함한다.

4. 发明授权

KR101812980B1 웨이퍼 레벨의 팬 아웃 패키지 및 그 제조 방법 有权
公开(公告)号：KR101812980B1
公开(公告)日：2017-12-28
申请号：KR1020160002103
申请日：2016-01-07
申请人： 주식회사 에스에프에이반도체
发明人： 김은동 , 이종원 , 최재경 , 오유진
IPC分类号： H01L25/065 , H01L23/522 , H01L21/56 , H01L21/027
CPC分类号： H01L21/568 , H01L2224/04105 , H01L2224/12105 , H01L2224/19 , H01L2224/73259 , H01L2224/73267 , H01L2224/92244 , H01L2224/96 , H01L2924/3511
摘要： 본발명에따른웨이퍼레벨의팬 아웃패키지제조방법은웨이퍼상에하나이상의인쇄회로기판를부착하는단계; 상기인쇄회로기판상의일측면에형성된 IO 패턴의일부영역에반도체칩을부착하는단계; 상기반도체칩 및상기인쇄회로기판의표면에제 1 보호막을형성하는단계; 상기제 1 보호막의표면의일부영역에상기 IO 패턴및 상기반도체칩과전기적으로도통되는재배선(RDL, Redistribution layer)을형성하는단계및 상기제 1 보호막의표면과일부재배선의표면에제 2 보호막을형성하는단계를포함한다.

5. 发明授权

KR101785907B1 반도체 패키지의 제조 방법 및 적층형 반도체 패키지 有权
标题翻译：制造半导体封装和堆叠半导体封装的方法
公开(公告)号：KR101785907B1
公开(公告)日：2017-10-17
申请号：KR1020160013411
申请日：2016-02-03
申请人： 주식회사 에스에프에이반도체
发明人： 김은동 , 유봉석
IPC分类号： H01L25/07 , H01L25/11 , H01L23/31 , H01L23/485 , H01L21/768 , H01L23/495
摘要： PoP용반도체패키지제조방법에제공된다. 이제조방법은, 더미(dummy) 소재를준비하는단계; 상기더미소재에기판의입출력패드를상부로노출시키는홀(hole) 및상기기판상에정의된반도체칩의실장영역을상부로노출시키는캐비티(cavity)를형성하는단계; 상기홀 및캐비티가형성된더미소재를기판상에부착하는단계; 상기캐비티에의해상부로노출되는상기기판의실장영역상에상기반도체칩을부착하는단계; 상기캐비티의내부에몰딩재를충진하여상기반도체칩을상기몰딩재로몰딩하는단계; 및상기홀의내부에금속포스트(metal post)를형성하는단계를포함한다.
摘要翻译：以及一种制造用于PoP的半导体封装的方法。该方法还包括：准备虚拟材料; 形成用于暴露半导体芯片定义孔（孔）的安装区域的腔（空腔），并且暴露于该衬底，以在其上沿桩的材料的上的输入和输出焊盘在所述基板上; 在衬底上附着其上形成有孔和空腔的伪材料; 将半导体芯片附着在由空腔向上暴露的基板的安装区域上; 通过将模制材料填充到空腔中将半导体芯片模制到模制材料中; 并在孔内形成金属柱。

6. 发明公开

KR1020170103533A 반도체 칩 구조물, 반도체 패키지 및 이의 제조 방법 有权
标题翻译：半导体芯片结构，半导体封装及其制造方法
公开(公告)号：KR1020170103533A
公开(公告)日：2017-09-13
申请号：KR1020160026564
申请日：2016-03-04
申请人： 주식회사 에스에프에이반도체
发明人： 정병호 , 김은동 , 이종원 , 정현학 , 최재경
IPC分类号： H01L23/488 , H01L23/31 , H01L23/492 , H01L25/07 , H01L23/00
CPC分类号： H01L2224/16145
摘要： 본발명은반도체칩 구조물, 반도체패키지및 이의제조방법에관한것으로서, 보다상세하게는인접한도전성범프사이에범프브릿지가형성되는것을방지하여미세범프피치를구현하기위한반도체칩 구조물, 반도체패키지및 이의제조방법에관한것이다. 본발명의실시예에따른반도체칩 구조물은기판에형성되는단위회로부; 상기기판의일면상에형성되는제1 패시베이션층; 상기제1 패시베이션층에부분적으로삽입형성되어상기단위회로부와전기적으로연결되는도전성범프; 상기기판의타면상에형성되어, 내부로함입되는단차부를가지는제2 패시베이션층; 및상기단차부에제공되는범프패드를포함한다.
摘要翻译：本发明中，更具体地说，涉及半导体芯片结构中，半导体封装件及其制造方法用于通过防止相邻的导电凸块之间形成的凸块电桥实现精细的凸点间距涉及一种半导体芯片结构中，半导体封装件和方法＆lt; 根据本发明实施例的半导体芯片结构包括：形成在基板上的单元电路部分; 形成在基板的一个表面上的第一钝化层; 导电凸块，其部分嵌入于该第一钝化层中且电性连接至该单元电路部分; 第二钝化层，形成在所述基板的另一个表面上并且具有待嵌入其中的台阶部分; 并且设置在台阶部分上的凸块垫。

7. 发明授权

KR101712837B1 PIP 구조를 갖는 반도체 패키지 제조 방법 有权
标题翻译：用于制造具有封装结构的半导体封装的PIP方法
公开(公告)号：KR101712837B1
公开(公告)日：2017-03-07
申请号：KR1020150156496
申请日：2015-11-09
申请人： 주식회사 에스에프에이반도체
发明人： 신명호
IPC分类号： H01L25/07 , H01L23/28 , H01L23/488 , H01L25/11 , H01L23/495 , H01L23/00 , H01L23/48
CPC分类号： H01L2224/16225 , H01L2224/48091 , H01L2224/73253 , H01L2224/73265 , H01L2924/15311 , H01L2924/181 , H01L2924/00014 , H01L2924/00012
摘要： 본발명은패키지인 패키지(PIP) 구조로반도체칩을다중으로적층하기위한것으로서, 반도체패키징공정상에서, 제 1 반도체칩을제 1 기판에형성하고, 상기제 1 기판에접속된제 1 도전성와이어의끝단이제 1 몰딩재의외부로돌출되게만드는제 1 패키지의제조공정; 상기제 1 도전성와이어의끝단과접속할제 2 기판의상부에몰드언더필방식으로제 2 반도체칩을형성하고, 상기제 2 기판의하부에다수의솔더범프를형성하는플립칩 고정공정; 상기제 1 몰딩재의표면이상기제 2 반도체를향하도록상기제 1 패키지를제 2 반도체위에적층하고, 에폭시또는접착필름과같은접착제로상기제 1 몰딩재와상기제 2 반도체를서로접착하는패키지고정공정; 및상기제 1 몰딩재에서돌출된상기제 1 도전성와이어의끝단과상기제 2 기판을솔더제팅방식으로형성한접속부에의해서로전기적으로연결시키는솔더제팅공정을포함한다.

8. 发明公开

KR1020170008958A 적층형 반도체 패키지 및 이의 제조방법 有权
标题翻译：堆叠式半导体封装及其制造方法
公开(公告)号：KR1020170008958A
公开(公告)日：2017-01-25
申请号：KR1020150100160
申请日：2015-07-15
申请人： 주식회사 에스에프에이반도체
发明人： 김용준 , 홍성민
IPC分类号： H01L23/36 , H01L25/07 , H01L25/065 , H01L23/13 , H01L23/31
摘要： 적층형반도체패키지및 이의제조방법이개시된다. 본발명의일 면에따른적층형반도체패키지제조방법은, 제1 인쇄회로기판상에제1 반도체칩이실장되고, 상기제1 인쇄회로기판에서상기제1 반도체칩이실장된영역만이몰딩된제1 몰딩층을포함하는제1 반도체패키지를준비하는단계; 제2 인쇄회로기판상에제2 반도체칩이실장되고, 상기제2 인쇄회로기판과상기제2 반도체칩이실장된전 영역이몰딩된제2 몰딩층을포함하는제2 반도체패키지를준비하는단계; 상기제1 반도체패키지상에상기제2 반도체패키지를적층하는단계; 및열 분산기(Heat Spreader)에부착된연성인쇄회로기판(Flexible PCB)을상기제1 인쇄회로기판및 상기제2 인쇄회로기판에부착하는단계를포함한다.

9. 发明公开

KR1020160145339A 웨이퍼 레벨 패키지의 제조 방법 有权
标题翻译：制造水平包装的方法
公开(公告)号：KR1020160145339A
公开(公告)日：2016-12-20
申请号：KR1020150081778
申请日：2015-06-10
申请人： 주식회사 에스에프에이반도체
发明人： 김은동 , 이종원 , 최재경
IPC分类号： H01L23/31 , H01L23/00 , H01L23/28 , H01L23/48 , H01L23/488 , H01L25/07
CPC分类号： H01L21/568 , H01L2224/04105 , H01L2224/12105 , H01L2224/16145 , H01L2224/16146 , H01L2224/17181 , H01L2224/19 , H01L2224/32145 , H01L2224/73259
摘要： 웨이퍼레벨패키지의제조방법이제공된다. 이제조방법은, 리패시베이션층으로, 웨이퍼레벨패키지로낱개로분리된다수의반도체칩을웨이퍼레벨로재구성하고, 상기리패시베이션층내부에 TEV를형성하고, 상기 TEV와전기적으로연결되는재배선층을형성하고, 재배선층상에범프볼을형성한다. 그리고, 상기반도체상에칩 적층형패키지가적층된다.

10. 发明公开

KR1020160144672A 보이스 코일 제조방법 无效
标题翻译：制作语音线圈的方法
公开(公告)号：KR1020160144672A
公开(公告)日：2016-12-19
申请号：KR1020150081101
申请日：2015-06-09
申请人： 주식회사 에스에프에이반도체
发明人： 최재경 , 김은동 , 정현학 , 김형민 , 임수경
IPC分类号： H02K15/04
CPC分类号： H01F41/041
摘要： 본발명은보이스코일제조방법에관한것으로서, 보다상세하게는웨이퍼레벨패키지상에서코일패턴을형성할수 있는보이스코일제조방법에관한것이다. 상술한본 발명의목적을달성하기위한본 발명의일 면에따른보이스코일제조방법은, 웨이퍼의상면에제1 패시베이션층(1passivation layer)을형성하는단계; 상기제1 패시베이션층에직접적으로제1 코일을형성하는단계; 상기제1 패시베이션층 및상기제1 코일의상면에제2 패시베이션층(2passivation layer)을형성하는단계; 상기제2 패시베이션층의상면에제3 패시베이션층(3passivation layer)을형성하는단계; 상기제3 패시베이션층에직접적으로제2 코일을형성하는단계; 및상기제2 코일의일부영역에외부접속단자를형성하는단계를포함한다.
摘要翻译：提供一种用于制造音圈的方法，更具体地说，涉及一种用于在晶片级封装上形成线圈图案的音圈制造方法。用于制造音圈的方法包括在晶片的上表面上形成第一钝化层，在第一钝化层上直接形成第一线圈，在第一钝化层上形成第二钝化层，在第一钝化层的上表面上形成第二钝化层线圈，在所述第二钝化层的上表面上形成第三钝化层，在所述第三钝化层上直接形成第二线圈，以及在所述第二线圈的一部分上形成外部连接端子。

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