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1. 发明公开

KR20180031760A 유로 구조 및 처리 장치 审中-公开
标题翻译：流程的结构和处理...
公开(公告)号：KR20180031760A
公开(公告)日：2018-03-28
申请号：KR20187005363
申请日：2017-06-26
申请人： TOSHIBA KK
发明人： HIGASHI SHINYA , TERADA TAKAHIRO , MATSUDA TAKUYA , KATO SHIGUMA , TANAKA MASAYUKI
IPC分类号： H01L21/67 , C23C16/455
CPC分类号： C23C16/455 , H01L21/31
摘要： 하나의실시형태에따른유로구조는, 하우징과, 복수의제1 벽부를구비한다. 상기하우징은, 제1 방향의단에위치하는외면을갖고, 내부에서로독립된두개의통로가설치되고, 당해두개의통로가각각, 적어도하나의유체실과, 상기외면에개구되는복수의개구와, 상기유체실에접속된복수의분기로를포함하고, 상기두개의통로각각의상기유체실이상기제1 방향으로교대로배치되어, 상기복수의분기로가상기복수의개구중 적어도하나와하나의상기유체실을접속하는상기복수의분기로및 하나의상기유체실과다른상기유체실을접속하는상기복수의분기로중 적어도한쪽을포함한다. 상기복수의제1 벽부는, 상기하우징에설치되고, 상기유체실에면하는동시에상기제1 방향으로상기유체실을개재하여배열된다.
摘要翻译：根据一个实施例的通道结构包括壳体和多个第一壁部分。其中壳体具有位于第一方向的端部处的外表面并且在其中设置有两个独立的通道，两个通道各自具有至少一个流体腔室，在外表面中的多个开口，并且多个分支通道连接到流体腔室，其中多个分支通道沿两个通道中的每一个通道的流体腔室故障底座1的方向交替布置，并且所述多个分支路径中的至少一个连接所述流体室和将所述一个流体室连接到另一个流体室的所述多个分支路径。多个第一壁部分设置在壳体中并且在面对流体室的同时沿第一方向布置在流体室中。

2. 发明公开

KR20080099158A SEMICONDUCTOR DEVICE 审中-公开
标题翻译：半导体器件
公开(公告)号：KR20080099158A
公开(公告)日：2008-11-12
申请号：KR20080041777
申请日：2008-05-06
申请人： TOSHIBA KK
发明人： NISHIDA DAISUKE , YAMAMOTO AKIHITO , OZAWA YOSHIO , NATORI KATSUAKI , SEKINE KATSUYUKI , TANAKA MASAYUKI , FUJITSUKA RYOTA
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L29/7883 , H01L21/28273 , H01L27/115 , H01L27/11521 , H01L29/42324 , H01L21/823437
摘要： The problem of the leak current of the insulating layer between electrodes or the dielectric strength can be solved. The semiconductor substrate having element active region is provided. The tunnel insulating layer is formed on the element active region(11)(12). The floating gate electrode is formed on the turner insulating layer(13). The element isolation layer covers the side of the element active region, and the side of the bottom portion of the side of the tunnel insulating layer and floating gate electrode(15). The insulating layer is between the electrode covering the upper side of the top area of the floating gate electrode and side. The corner part of the floating gate electrode is round.
摘要翻译：可以解决电极之间的绝缘层的漏电流或介电强度的问题。提供具有元件活性区域的半导体衬底。隧道绝缘层形成在元件有源区（11）（12）上。浮栅电极形成在转子绝缘层（13）上。元件隔离层覆盖元件有源区的一侧，隧道绝缘层侧的底部侧和浮栅电极（15）。绝缘层位于覆盖浮栅电极的顶部区域的上侧的电极和侧面之间。浮栅电极的角部是圆形的。

3. 发明公开

KR20180040598A 유로 구조 및 처리 장치 审中-公开
公开(公告)号：KR20180040598A
公开(公告)日：2018-04-20
申请号：KR20187005759
申请日：2017-06-26
申请人： TOSHIBA KK
发明人： TERADA TAKAHIRO , KATO SHIGUMA , HIGASHI SHINYA , TANAKA MASAYUKI , MATSUDA TAKUYA
IPC分类号： H01L21/67 , C23C16/455
CPC分类号： C23C16/455 , H01L21/31
摘要： 일실시형태에따른유로구조는, 부재를갖는다. 상기부재는, 표면을갖고, 제1 통로와, 복수의제1 개구와, 제2 통로와, 복수의제2 개구가설치된다. 상기제1 통로는, 서로접속된복수의제1 폐로부를포함한다. 상기복수의제1 개구는, 상기제1 통로에접속되고상기표면에서개구된다. 상기제2 통로는, 서로접속된복수의제2 폐로부를포함한다. 상기복수의제2 개구는, 상기제2 통로에접속되고상기표면에서개구된다. 상기제1 폐로부는, 상기제2 폐로부의내측을당해제2 폐로부로부터격리되어통과한다. 상기제2 폐로부는, 상기제1 폐로부의내측을당해제1 폐로부로부터격리되어통과한다.

4. 发明公开

KR20070102422A SEMICONDUCTOR DEVICE 审中-公开
标题翻译：半导体器件
公开(公告)号：KR20070102422A
公开(公告)日：2007-10-18
申请号：KR20070036348
申请日：2007-04-13
申请人： TOSHIBA KK
发明人： YAMAMOTO AKIHITO , TANAKA MASAYUKI , SEKINE KATSUYUKI , NISHIDA DAISUKE , FUJITSUKA RYOTA , NATORI KATSUAKI , ISHIDA HIROKAZU , OZAWA YOSHIO
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L29/7883 , H01L27/115 , H01L27/11521 , H01L29/42336 , H01L29/513 , H01L21/28273
摘要： A semiconductor device is provided to prevent a buried shape of a control gate electrode from being deteriorated with respect to a gap between floating gate electrodes. A semiconductor device includes a semiconductor substrate(10), a device isolation layer(11), and a plurality of non-volatile memory cells. The device isolation layer(11) is formed on the semiconductor substrate(10). The plurality of non-volatile memory cells are formed on the device isolation layer(11). Each of the non-volatile memory cells includes a tunnel insulation layer, a floating gate electrode, a control gate electrode, an inter-electrode insulation film. The tunnel insulation layer is formed on the semiconductor substrate(10). The control gate electrode is formed on the floating gate electrode. The inter-electrode insulation film is formed between the control gate electrode and the floating gate electrode.
摘要翻译：设置半导体器件以防止控制栅电极的掩埋形状相对于浮置栅电极之间的间隙而劣化。半导体器件包括半导体衬底（10），器件隔离层（11）和多个非易失性存储单元。器件隔离层（11）形成在半导体衬底（10）上。多个非易失性存储单元形成在器件隔离层（11）上。每个非易失性存储单元包括隧道绝缘层，浮栅电极，控制栅电极，电极间绝缘膜。隧道绝缘层形成在半导体衬底（10）上。控制栅电极形成在浮栅电极上。电极间绝缘膜形成在控制栅电极和浮栅电极之间。

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