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1. 发明授权

KR101295429B1 반도체 메모리 및 시스템 有权
标题翻译：半导体存储器和系统
公开(公告)号：KR101295429B1
公开(公告)日：2013-08-09
申请号：KR1020110103397
申请日：2011-10-11
申请人： 후지쯔 가부시끼가이샤
发明人： 아오끼마사끼
IPC分类号： G11C7/10 , G11C7/06 , G11C13/00
CPC分类号： G11C13/003 , G11C11/16 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C13/0004 , G11C13/0007 , G11C13/004 , G11C29/021 , G11C29/028 , G11C2213/79
摘要： 리얼 메모리 셀에 유지되어 있는 데이터의 논리에 따라서, 증폭 트랜지스터를 확실하게 온 또는 오프하고, 데이터를 확실하게 판독한다. 리얼 메모리 셀의 선택 트랜지스터 및 저항 변화 소자는, 제1 전압선과 제2 전압선과의 사이에 접속 노드를 통하여 직렬로 접속되어 있다. 리얼 메모리 셀의 리얼 증폭 트랜지스터는, 게이트, 소스 및 드레인이, 접속 노드, 기준 전압선 및 리얼 판독선에 각각 접속되어 있다. 판독 동작시에, 선택 트랜지스터의 게이트는, 판독 제어 전압을 받고, 선택 트랜지스터와 저항 변화 소자와의 저항 분할에 의해, 접속 노드에 원하는 전압이 생성된다. 센스 앰프는, 접속 노드의 전압에 의해 변화하는 리얼 판독선의 전압에 따라서 리얼 메모리 셀에 유지되어 있는 논리를 판정한다.

2. 发明公开

KR1019990082901A 1셀당 2강유전성 커패시터를 갖는 메모리 장치 失效
标题翻译： 1 2个具有每个单元的两个电介质电容器的存储器件
公开(公告)号：KR1019990082901A
公开(公告)日：1999-11-25
申请号：KR1019990011657
申请日：1999-04-02
申请人： 후지쯔 가부시끼가이샤
发明人： 아오끼마사끼 , 이또아끼오 , 무시가미쓰테루 , 나가무라고 , 에시따다까시
IPC分类号： H01L27/108
CPC分类号： H01L27/11502 , G11C11/22 , G11C11/223 , H01L27/11507
摘要： 소오스영역이외에드레인영역과게이트전극을구비하는전계효과트랜지스터의소오스영역과게이트전극이제1 강유전성커패시터에의해접속된다. 드레인영역과게이트전극은제2 강유전성커패시터에의해접속된다. 고집적도에적합한강유전성메모리장치가제공된다.

3. 发明公开

KR1019990037396A 강유전체 메모리 장치와 그 구동 방법 失效
公开(公告)号：KR1019990037396A
公开(公告)日：1999-05-25
申请号：KR1019980044942
申请日：1998-10-27
申请人： 후지쯔 가부시끼가이샤
发明人： 아오끼마사끼 , 다무라히로다까 , 다까우찌히데끼 , 에시다다까시
IPC分类号： H01L27/10
摘要： 본 발명은 1 개의 트랜지스터와 1 개의 커패시터로 1 개의 메모리 셀을 구성하는 1T-1C형 메모리에 적합한 강유전체 메모리 장치 및 그 구동 방법에 관한 것이며, 적은 전압으로 정보의 기입이 가능한 강유전체 메모리, 간단한 구성의 1T-1C형 강유전체 메모리 장치를 제공한다.
강유전체 메모리는 절연 게이트형 전계 효과 트랜지스터와, 강유전체막과, 상기 강유전체막 상에 대향해서 형성된 한 쌍의 커패시터 전극으로서, 상기 한 쌍의 커패시터 전극의 한 쪽과 상기 게이트 전극이 전기적으로 접속되어 있는 한 쌍의 커패시터 전극을 갖는다.
간단한 구성의 강유전체 메모리 장치는 소스, 드레인, 절연 게이트를 갖는 절연 게이트형 전계 효과 트랜지스터와, 상기 드레인과 상기 절연 게이트 사이에 접속된 강유전체 커패시터를 갖는다.

4. 发明公开

KR1020120037887A 반도체 메모리 및 시스템 有权
标题翻译：半导体存储器和系统
公开(公告)号：KR1020120037887A
公开(公告)日：2012-04-20
申请号：KR1020110103397
申请日：2011-10-11
申请人： 후지쯔 가부시끼가이샤
发明人： 아오끼마사끼
IPC分类号： G11C7/10 , G11C7/06 , G11C13/00
CPC分类号： G11C13/003 , G11C11/16 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C13/0004 , G11C13/0007 , G11C13/004 , G11C29/021 , G11C29/028 , G11C2213/79
摘要： PURPOSE: A semiconductor memory and a system are provided to generate a voltage of a connection node by setting a resistance between a source and a drain of a selection transistor with a desirable value. CONSTITUTION: A real memory cell(MC) includes a selection transistor, a resistance variable element(RVE), and a real amplification transistor. The selection transistor and the resistive variable element are serially connected between a first voltage line and a second voltage line through a connection node. A gate, a source, and a drain of the real amplification transistor are respectively connected to a connection node, a reference voltage line, and a real reading line. The gate of the selection transistor receives a read control voltage in a reading operation. A sense amplifier(SA) determines a logic maintained in a real memory cell according to a voltage of the real reading line which is changed according to the voltage of the connection node.
摘要翻译：目的：提供半导体存储器和系统以通过设置具有期望值的选择晶体管的源极和漏极之间的电阻来产生连接节点的电压。构成：真实存储单元（MC）包括选择晶体管，电阻可变元件（RVE）和实际放大晶体管。选择晶体管和电阻可变元件通过连接节点串联连接在第一电压线和第二电压线之间。实际放大晶体管的栅极，源极和漏极分别连接到连接节点，参考电压线和实际读取线。选择晶体管的栅极在读取操作中接收读取控制电压。读出放大器（SA）根据实际读取线的电压确定实际存储单元中保持的逻辑，该电压根据连接节点的电压而改变。

5. 发明授权

KR100820013B1 반도체 장치 및 그 제조 방법 有权
公开(公告)号：KR100820013B1
公开(公告)日：2008-04-07
申请号：KR1020020072628
申请日：2002-11-21
申请人： 후지쯔 가부시끼가이샤
发明人： 아오끼마사끼 , 모리따게이조
IPC分类号： H01L27/04
CPC分类号： H01L27/11502 , G11C11/22 , H01L27/11507
摘要： A stacked FeRAM uses a structure where the bit line is formed above the ferroelectric capacitor. The word line is formed so that it moves away from the opposing other word line in areas near the contact plug with the relevant contact plug in between, and moves toward the other word line in areas not near the contact plug, and the contact hole is formed so that it is displaced alternately with respect to the longitudinal centerline of the relevant plate line.

6. 发明公开

KR1020030076182A 반도체 장치 및 그 제조 방법 有权
标题翻译： 반도체장치및그제조방법
公开(公告)号：KR1020030076182A
公开(公告)日：2003-09-26
申请号：KR1020020072628
申请日：2002-11-21
申请人： 후지쯔 가부시끼가이샤
发明人： 아오끼마사끼 , 모리따게이조
IPC分类号： H01L27/04
CPC分类号： H01L27/11502 , G11C11/22 , H01L27/11507
摘要： 높은 집적 밀도를 실현할 수 있을 뿐만 아니라, 제조가 용이한 반도체 장치를 제공한다. 스택형 FeRAM은 강유전체 캐패시터(108)의 상부에 비트선(101)을 형성하는 구조를 채용한다. 또한, 워드선(104)을, 컨택트 플러그(107)의 근방에서는 그 컨택트 플러그(107)를 사이에 두고 대향하는 다른 워드선(104)에 대하여 이격되고, 컨택트 플러그(107)의 근방 이외에서는 다른 워드선(104)에 대하여 접근하도록 형성함과 함께, 컨택트홀(106)을 플레이트선(103)의 연장 방향으로, 그 플레이트선의 중심선으로부터 엇갈리게 변위하도록 형성한다.
摘要翻译：堆叠的FeRAM使用在铁电电容器上方形成位线的结构。字线被形成为使得其在相邻的接触插塞之间的接触插塞附近的区域中从相对的另一字线移开，并且在不接近接触插塞的区域中朝向另一字线移动，并且接触孔是形成为相对于相关板线的纵向中心线交替移位。

7. 发明授权

KR100332511B1 강유전체 메모리 장치와 그 구동 방법 失效
标题翻译：铁电存储器件及其驱动方法
公开(公告)号：KR100332511B1
公开(公告)日：2002-10-04
申请号：KR1019980044942
申请日：1998-10-27
申请人： 후지쯔 가부시끼가이샤
发明人： 아오끼마사끼 , 다무라히로다까 , 다까우찌히데끼 , 에시다다까시
IPC分类号： H01L27/10
摘要： 본 발명은 1 개의 트랜지스터와 1 개의 커패시터로 1 개의 메모리 셀을 구성하는 1T-1C형 메모리에 적합한 강유전체 메모리 장치 및 그 구동 방법에 관한 것이며, 적은 전압으로 정보의 기입이 가능한 강유전체 메모리, 간단한 구성의 1T-1C형 강유전체 메모리 장치를 제공한다.
강유전체 메모리는 절연 게이트형 전계 효과 트랜지스터와, 강유전체막과, 상기 강유전체막 상에 대향해서 형성된 한 쌍의 커패시터 전극으로서, 상기 한 쌍의 커패시터 전극의 한 쪽과 상기 게이트 전극이 전기적으로 접속되어 있는 한 쌍의 커패시터 전극을 갖는다.
간단한 구성의 강유전체 메모리 장치는 소스, 드레인, 절연 게이트를 갖는 절연 게이트형 전계 효과 트랜지스터와, 상기 드레인과 상기 절연 게이트 사이에 접속된 강유전체 커패시터를 갖는다.

8. 发明授权

KR100293974B1 1셀당 2강유전성 커패시터를 갖는 메모리 장치 失效
标题翻译： 1 2个具有每个单元的两个电介质电容器的存储器件
公开(公告)号：KR100293974B1
公开(公告)日：2001-06-15
申请号：KR1019990011657
申请日：1999-04-02
申请人： 후지쯔 가부시끼가이샤
发明人： 아오끼마사끼 , 이또아끼오 , 무시가미쓰테루 , 나가무라고 , 에시따다까시
IPC分类号： H01L27/108
CPC分类号： H01L27/11502 , G11C11/22 , G11C11/223 , H01L27/11507
摘要： 소오스영역이외에드레인영역과게이트전극을구비하는전계효과트랜지스터의소오스영역과게이트전극이제1 강유전성커패시터에의해접속된다. 드레인영역과게이트전극은제2 강유전성커패시터에의해접속된다. 고집적도에적합한강유전성메모리장치가제공된다.

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