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1. 发明公开

KR1020130115062A 커패시터가 집적된 ＦｉｎＦＥＴ를 위한 구조 및 방법 有权
标题翻译： FINFET集成电容器的结构和方法
公开(公告)号：KR1020130115062A
公开(公告)日：2013-10-21
申请号：KR1020120063709
申请日：2012-06-14
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 후챠-신 , 창선-제이
IPC分类号： H01L27/108 , H01L21/8242 , H01L21/336 , H01L29/78
CPC分类号： H01L27/0629 , H01L21/76224 , H01L21/76229 , H01L21/823412 , H01L21/823431 , H01L21/823481 , H01L28/40 , H01L29/0653 , H01L29/66795 , H01L29/7851 , H01L29/7853 , H01L21/76232 , H01L27/0886
摘要： PURPOSE: A structure and method for a fin field effect transistor integrated with a capacitor are provided to improve the quality of a device by including a shallow trench isolation feature. CONSTITUTION: A semiconductor substrate (102) includes a first region and a second region. A plurality of fin active regions (104) are arranged on the semiconductor substrate. A shallow trench isolation feature (106) is formed on the first region of the semiconductor substrate. A plurality of conductive features (114) are arranged on the fin active regions and the shallow trench isolation feature.
摘要翻译：目的：提供与电容器集成的鳍式场效应晶体管的结构和方法，以通过包括浅沟槽隔离特征来提高器件的质量。构成：半导体衬底（102）包括第一区域和第二区域。在半导体衬底上布置有多个翅片有源区（104）。浅沟槽隔离特征（106）形成在半导体衬底的第一区域上。多个导电特征（114）布置在翅片有源区域和浅沟槽隔离特征上。

2. 发明授权

KR101455531B1 다이오드 및 다이오드 제조 방법 有权
标题翻译：二极管及其制造方法
公开(公告)号：KR101455531B1
公开(公告)日：2014-10-27
申请号：KR1020130071153
申请日：2013-06-20
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 창선-제이 , 송민-샹 , 쳉젠-초우 , 린운-지에 , 첸보-팅
IPC分类号： H01L29/861
CPC分类号： H01L29/0692 , H01L21/2253 , H01L27/0255 , H01L29/6609 , H01L29/66795 , H01L29/785 , H01L29/861 , H01L29/868
摘要： 다이오드는 제1 방향과 평행한 길이 방향을 갖는 복수의 제1 콤보 핀을 포함하며, 상기 복수의 제1 콤보 핀은 제1 도전 타입의 부분을 포함한다. 다이오드는 제1 방향과 평행한 길이 방향을 갖는 복수의 제2 콤보 핀을 추가로 포함하며, 상기 복수의 제2 콤보 핀은 제1 도전 타입과는 반대인 제2 도전 타입의 부분을 포함한다. 격리 영역은 다수의 제1 콤보 핀과 복수의 제2 콤보 핀 사이에 위치된다. 복수의 제1 및 제2 콤보 핀은 다이오드의 캐소드 및 애노드를 형성한다. 다이오드는 제1 방향과 직교하는 제2 방향으로 흐르는 전류를 갖도록 구성되며, 상기 전류는 애노드와 캐소드 사이로 흐른다.

3. 发明授权

KR101751577B1 가드 링 구조 및 그 형성 방법 有权
公开(公告)号：KR101751577B1
公开(公告)日：2017-07-11
申请号：KR1020140158068
申请日：2014-11-13
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 린완-옌 , 린원-지에 , 수유-티 , 첸보-팅 , 트셍젠-초우 , 첸쿠오-지 , 창선-제이 , 리앙민-창
IPC分类号： H01L27/04
CPC分类号： H01L29/0619 , H01L21/26513 , H01L21/76 , H01L21/761 , H01L21/823431 , H01L21/823481 , H01L27/0207 , H01L27/0251 , H01L27/0886 , H01L29/0646 , H01L29/66795 , H01L29/785
摘要： 회로디바이스는코어회로부를포함한다. 본회로디바이스는, 제1 도펀트형태를갖고, 상기코어회로부의주변주위에있고, 제1 가드링과제2 가드링을포함하는제1 세트의가드링들을더 포함한다. 본회로디바이스는, 상기제1 도펀트형태에반대인제2 도펀트형태를갖는제2 세트의가드링들을더 포함하며, 상기제2 세트의가드링들중 적어도하나의가드링은상기제1 세트의가드링들중 적어도하나의가드링의주변주위에있고, 상기제2 세트의가드링들은제3 가드링과제4 가드링을포함한다.

4. 发明公开

KR1020130091620A ＦｉｎＦＥＴ 소자를 위한 전위 ＳＭＴ有权
标题翻译： FinFET器件的分离SMT
公开(公告)号：KR1020130091620A
公开(公告)日：2013-08-19
申请号：KR1020120081251
申请日：2012-07-25
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 로웬-쳉 , 창선-제이
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/66795 , H01L21/0228 , H01L21/02299 , H01L21/265 , H01L21/324 , H01L29/0847 , H01L29/7847 , H01L29/7848 , H01L29/785 , H01L29/7851 , H01L29/7853
摘要： PURPOSE: A method for executing a stress memorization technique (SMT) for a Fin field effect transistor (FET) element is provided to improve the mobility of charges by controlling the crystallization and non-crystallization of a plane element channel. CONSTITUTION: A gate area of a pin structure is generated between a source area and a drain area. The pin structure, a divided area, and a gate stack are individually formed on an SMT capping layer (104). A non-crystallization process is executed in a Fin FET precursor (106). An annealing process is executed on the Fin FET precursor (106). The SMT capping layer is eliminated (110). [Reference numerals] (102) FinFET precursor is received; (104) Capping layer is formed on the FinFET precursor using a stress memorization technique (SMT); (106) Pre-amorphization implantation (PAI) is executed on the FinFET precursor; (108) Thermal annealing process is executed on the FinFET precursor; (110) SMT capping layer is eliminated; (112) Part of at least one of pin structures is removed; (114) Protruded source/drain region is formed on the pin structures; (116) Additional manufacturing process is executed on the FinFET precursor
摘要翻译：目的：提供一种用于执行Fin场效应晶体管（FET）元件的应力记忆技术（SMT）的方法，以通过控制平面元件通道的结晶和非结晶来提高电荷的迁移率。构成：在源极区域和漏极区域之间产生引脚结构的栅极区域。引脚结构，分割区域和栅极堆叠分别形成在SMT封盖层（104）上。在Fin FET前体（106）中执行非结晶处理。在Fin FET前体（106）上执行退火处理。 SMT覆盖层被消除（110）。（102）接收FinFET前体; （104）使用应力记忆技术（SMT）在FinFET前体上形成封盖层; （106）在FinFET前体上执行预非晶化注入（PAI）; （108）对FinFET前体进行热退火处理; （110）SMT封盖层被消除; （112）除去至少一个销结构的一部分; （114）引脚结构上形成突出的源极/漏极区域; （116）对FinFET前体执行附加制造工艺

5. 发明公开

KR1020160022744A 가드 링 구조 및 그 형성 방법 有权
标题翻译：护环结构及其形成方法
公开(公告)号：KR1020160022744A
公开(公告)日：2016-03-02
申请号：KR1020140158068
申请日：2014-11-13
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 린완-옌 , 린원-지에 , 수유-티 , 첸보-팅 , 트셍젠-초우 , 첸쿠오-지 , 창선-제이 , 리앙민-창
IPC分类号： H01L27/04
CPC分类号： H01L29/0619 , H01L21/26513 , H01L21/76 , H01L21/761 , H01L21/823431 , H01L21/823481 , H01L27/0207 , H01L27/0251 , H01L27/0886 , H01L29/0646 , H01L29/66795 , H01L29/785 , H01L27/04 , H01L27/00
摘要： 회로디바이스는코어회로부를포함한다. 본회로디바이스는, 제1 도펀트형태를갖고, 상기코어회로부의주변주위에있고, 제1 가드링과제2 가드링을포함하는제1 세트의가드링들을더 포함한다. 본회로디바이스는, 상기제1 도펀트형태에반대인제2 도펀트형태를갖는제2 세트의가드링들을더 포함하며, 상기제2 세트의가드링들중 적어도하나의가드링은상기제1 세트의가드링들중 적어도하나의가드링의주변주위에있고, 상기제2 세트의가드링들은제3 가드링과제4 가드링을포함한다.
摘要翻译：保护环结构及其形成方法技术领域本发明涉及保护环结构及其形成方法。电路设备包括核心电路部分。电路装置还包括第一组保护环，其具有第一掺杂剂类型，围绕核心电路部分的外围，并且包括第一保护环和第二保护环。电路装置还包括第二组保护环，其具有与第一掺杂剂类型相反的第二掺杂剂类型，其中第二组保护环的至少一个保护环围绕至少一个保护环的保护环的周边第一组防护环，第二组防护环包括第三防护环和第四防护环。

6. 发明授权

KR101393134B1 ＦｉｎＦＥＴ 소자를 위한 전위 ＳＭＴ有权
标题翻译： FinFET器件的分离SMT
公开(公告)号：KR101393134B1
公开(公告)日：2014-05-08
申请号：KR1020120081251
申请日：2012-07-25
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 로웬-쳉 , 창선-제이
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/66795 , H01L21/0228 , H01L21/02299 , H01L21/265 , H01L21/324 , H01L29/0847 , H01L29/7847 , H01L29/7848 , H01L29/785 , H01L29/7851 , H01L29/7853
摘要： FinFET에응력기억기술(SMT: stress memorization technique)을수행하기위한방법과, 다중-평면전위를포함하는기억되는응력효과를갖는 FinFET가개시된다. 예시적실시예는기판과, 기판상의핀 구조와, 핀구조들사이에위치한분리영역과, 핀구조의일부분위에위치한게이트스택을포함하는 FinFET 전구체를수용하는단계를포함한다. 게이트스택은핀 구조의소스영역을핀 구조의드레인영역으로부터분리시키고, 이두 개의영역들사이에게이트영역을생성한다. 실시예는핀 구조, 분리영역과게이트스택각각의적어도일부분위에응력-기억기술(SMT) 캡핑층을형성하는단계와, 에너지가많은도핑종을주입함으로써 FinFET 전구체에사전-비정질화주입을수행하는단계와, FinFET 전구체에어닐링공정을수행하는단계와, SMT 캡핑층을제거하는단계를또한포함한다.
摘要翻译：公开了一种用于执行应力记忆技术（SMT）的FinFET和具有包括多平面位错的记忆应力效应的FinFET的方法。示例性实施例包括接收具有衬底的FinFET前体，衬底上的翅片结构，鳍结构之间的隔离区域和翅片结构的一部分上的栅极堆叠。栅极堆叠将鳍状结构的源极区域与鳍状结构的漏极区分离，并在两者之间形成栅极区域。该实施例还包括在每个翅片结构，隔离区域和栅极堆叠的至少一部分上形成应力记忆技术（SMT）覆盖层，通过注入能量掺杂来对FinFET前体进行预非晶化注入对FinFET前体进行退火处理，并移除SMT封盖层。

7. 发明公开

KR1020140110680A 다이오드 및 다이오드 제조 방법 有权
标题翻译： FINFET技术的旋转STI二极管
公开(公告)号：KR1020140110680A
公开(公告)日：2014-09-17
申请号：KR1020130071153
申请日：2013-06-20
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 창선-제이 , 송민-샹 , 쳉젠-초우 , 린운-지에 , 첸보-팅
IPC分类号： H01L29/861
CPC分类号： H01L29/0692 , H01L21/2253 , H01L27/0255 , H01L29/6609 , H01L29/66795 , H01L29/785 , H01L29/861 , H01L29/868
摘要： A diode includes a plurality of first combo fins with lengthwise directions in parallel to a first direction, wherein the first combo fins include parts of a first conductivity type. The diodes further includes a plurality of second combo fins with the lengthwise directions in parallel to the first direction, wherein the second combo fins include parts of a second conductivity type which is opposite to the first conductivity type. An isolation region is located between the first combo fins and the second combo fins. The first and second combo fins form a cathode and an anode of the diode. The diode has a current flowing in a second direction which is perpendicular to the first direction. The current flows between the anode and the cathode.
摘要翻译：二极管包括与第一方向平行的长度方向的多个第一组合翅片，其中第一组合翅片包括第一导电类型的部分。二极管还包括多个与第一方向平行的长度方向的第二组合翅片，其中第二组合翅片包括与第一导电类型相反的第二导电类型的部分。隔离区域位于第一组合翅片和第二组合翅片之间。第一和第二组合翅片形成二极管的阴极和阳极。二极管具有在与第一方向垂直的第二方向上流动的电流。电流在阳极和阴极之间流动。

8. 发明授权

KR101435712B1 커패시터가 집적된 ＦｉｎＦＥＴ를 위한 구조 및 방법 有权
标题翻译： FINFET集成电容器的结构和方法
公开(公告)号：KR101435712B1
公开(公告)日：2014-09-01
申请号：KR1020120063709
申请日：2012-06-14
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 후챠-신 , 창선-제이
IPC分类号： H01L27/108 , H01L21/8242 , H01L21/336 , H01L29/78
CPC分类号： H01L27/0629 , H01L21/76224 , H01L21/76229 , H01L21/823412 , H01L21/823431 , H01L21/823481 , H01L28/40 , H01L29/0653 , H01L29/66795 , H01L29/7851
摘要： 본 개시는 제 1 영역 및 제 2 영역을 갖는 반도체 기판; 반도체 기판에 형성된 STI(shallow trench isolation) 피처를 포함하는 반도체 구조의 일 실시예를 제공한다. STI 피처는 제 1 영역에 배치되고 제 1 두께(T1)를 갖는 제 1 부분 및 제 2 영역에 배치되고 제 1 두께보다 큰 제 2 두께(T2)를 갖는 제 2 부분을 포함하며, STI 피처의 제 1 부분은 STI 피처의 제 2 부분으로부터 리세스된다. 반도체 구조는 또한 반도체 기판 상의 복수의 핀 활성 영역들; 및 핀 활성 영역들 및 STI 피처 상에 배치된 복수의 도전성 피처들을 포함하고, 도전성 피처들 중 하나는 제 1 영역의 STI 피처의 제 1 부분을 커버(cover)한다.

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