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1. 发明公开

KR1020130085236A 전력 반도체 디바이스 및 그 제조 방법 有权
标题翻译：功率半导体器件及其制造方法
公开(公告)号：KR1020130085236A
公开(公告)日：2013-07-29
申请号：KR1020120006251
申请日：2012-01-19
申请人： 주식회사 케이이씨
发明人： 김원찬 , 진영민
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7397 , H01L29/66325
摘要： PURPOSE: A power semiconductor device and a manufacturing method thereof are provided to reduce gate-emitter capacity corresponding to a guard region by electrically separating a well region from the guard region through a vertically formed trench. CONSTITUTION: Multiple trenches (113) are formed at the surface of a drift layer (112) in a lower direction to a predetermined depth. A gate region (115) forms a gate oxidation film (114) at the trench. A second conductive well region (116) and a first conductive emitter region (117) are formed at one side of the trench. A second conductive guard region (118) is formed at the other side of the trench. The guard region is formed in a higher density compared to the well region. An interlayer insulating film (120) covers the gate region and the guard region.
摘要翻译：目的：提供功率半导体器件及其制造方法，以通过垂直形成的沟槽将阱区域与保护区域电隔离来减小对应于保护区域的栅极 - 发射极电容。构成：在漂移层（112）的表面沿着较低的方向将多个沟槽（113）形成到预定的深度。栅极区域（115）在沟槽处形成栅极氧化膜（114）。第二导电阱区（116）和第一导电发射极区（117）形成在沟槽的一侧。第二导电保护区域（118）形成在沟槽的另一侧。与阱区相比，保护区形成为更高的密度。层间绝缘膜（120）覆盖栅极区域和保护区域。

2. 发明授权

KR101248658B1 절연형 게이트 바이폴라 트랜지스터 有权
标题翻译：绝缘栅双极晶体管
公开(公告)号：KR101248658B1
公开(公告)日：2013-03-28
申请号：KR1020110033666
申请日：2011-04-12
申请人： 주식회사 케이이씨
发明人： 김원찬 , 송인혁
IPC分类号： H01L29/73
摘要： 본 발명은 절연형 게이트 바이폴라 트랜지스터에 관한 것으로, 해결하고자 하는 기술적 과제는 상호간 트레이드 오프 관계에 있는 단락 회로 견고성(short circuit ruggedness) 및 포화 전압 VCE(sat)이 최적화된 절연형 게이트 바이폴라 트랜지스터를 제공하는데 있다.
이를 위해 본 발명은 제1면과, 상기 제1면의 반대면인 제2면을 갖는 제1도전형 드리프트층; 상기 제1도전형 드리프트층의 제1면에 상호간 이격되어 형성된 제2도전형 웰 영역; 상기 각각의 제2도전형 웰 영역 형성된 제1도전형 에미터 영역; 상기 제2도전형 웰 영역의 사이인 상기 제1도전형 드리프트층에 게이트 절연막이 개재되어 형성된 게이트 전극; 및 상기 제1도전형 드리프트층의 제2면에 형성된 제2도전형 콜렉터 영역으로 이루어진 절연형 게이트 바이폴라 트랜지스터에 있어서, 상기 절연형 게이트 바이폴라 트랜지스터의 포화 전압 Vce는 아래의 수학식으로 결정되고,

상기 절연형 게이트 바이폴라 트랜지스터의 단락 회로 전류 Ice(sat)는 아래의 수학식으로 결정되며,

상기 수학식중 공통 베이스 이득인 α
PNP 는 0.4 내지 0.75이다.
여기서, K는 상수, T는 절대 온도, q는 전하량, d는 드리프트층 폭, Lch는 채널 길이, Wr은 웰 영역 사이의 거리, Da는 양극성 확산 상수, ni는 전자 개수, F(d/La)는 함수값, μ
ns 는 확산율, Cox는 게이트 절연막의 캐패시턴스, Z는 셀의 갯수/cm, Vge는 게이트 전압, Vth는 문턱 전압이다.

3. 发明授权

KR101244003B1 전력 반도체 소자 有权
公开(公告)号：KR101244003B1
公开(公告)日：2013-03-14
申请号：KR1020110026873
申请日：2011-03-25
申请人： 주식회사 케이이씨
发明人： 김원찬 , 송인혁
IPC分类号： H01L29/78 , H01L21/336
摘要： 본 발명의 실시예는 전력 반도체 소자에 관한 것으로, 해결하고자 하는 기술적 과제는 래치 업 특성이 개선된 전력 반도체 소자를 제공하는데 있다.
이를 위해 본 발명은 제 1 도전형의 제 1 반도체 영역; 상기 제 1 반도체 영역 상에 형성된 제 2 도전형의 제 2 반도체 영역; 상기 제 2 반도체 영역을 관통하여 상기 제 1 반도체 영역의 일정 영역까지 형성된 복수의 게이트 영역; 상기 제 2 반도체 영역 중 상기 게이트 영역의 외측 상부에 형성된 제 1 도전형의 제 3 반도체 영역; 및 상기 제 1 반도체 영역의 가장자리 부분에 형성되며, 상기 게이트 영역들 중 최외곽에 위치한 게이트 영역에 의해 상기 제 2 반도체 영역과 전기적으로 분리된 제 2 도전형의 전계 제한 링으로 이루어진 전력 반도체 소자를 제공한다.

4. 发明公开

KR1020120116111A 절연형 게이트 바이폴라 트랜지스터 有权
标题翻译：绝缘栅双极晶体管
公开(公告)号：KR1020120116111A
公开(公告)日：2012-10-22
申请号：KR1020110033666
申请日：2011-04-12
申请人： 주식회사 케이이씨
发明人： 김원찬 , 송인혁
IPC分类号： H01L29/73
摘要： PURPOSE: An insulated gate bipolar transistor is provided to maximally reduce a saturation voltage by setting a channel length as 1μm to 2μm. CONSTITUTION: A first conductivity type drift layer(101) has a second side. Second conductive well regions are formed to be separated from each other on a first side. A first conductivity type emitter region(120) is formed on the second conductive well region. A gate electrode(140) is formed on the first conductivity type drift layer. A second conductive type collector region is formed on the second side of the first conductivity type drift layer.
摘要翻译：目的：提供绝缘栅双极晶体管，通过将沟道长度设置为1μm至2μm来最大限度地降低饱和电压。构成：第一导电型漂移层（101）具有第二面。第二导电阱区域形成为在第一侧上彼此分离。第一导电型发射极区域（120）形成在第二导电阱区域上。在第一导电型漂移层上形成栅电极（140）。第二导电型集电极区域形成在第一导电型漂移层的第二侧上。

5. 发明公开

KR1020120108680A 전력 반도체 소자 有权
标题翻译：功率半导体器件
公开(公告)号：KR1020120108680A
公开(公告)日：2012-10-05
申请号：KR1020110026872
申请日：2011-03-25
申请人： 주식회사 케이이씨
发明人： 송인혁 , 김원찬
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7833 , H01L29/66325 , H01L29/6659 , H01L29/7393
摘要： PURPOSE: A power semiconductor device is provided to improve short circuit ruggedness and improve a breakdown voltage property. CONSTITUTION: A common gate electrode(121) is formed around a semiconductor substrate(110). A first trench is connected to the common gate electrode. A first gate electrode is filled in the first trench and is connected to the common gate electrode. A second trench(141) is formed in parallel to the first trench. A second gate electrode(142) is electrically separated from the common gate electrode.
摘要翻译：目的：提供功率半导体器件，以提高短路耐用性并提高击穿电压特性。构成：围绕半导体衬底（110）形成公共栅电极（121）。第一沟槽连接到公共栅电极。第一栅电极填充在第一沟槽中并连接到公共栅电极。第二沟槽（141）与第一沟槽平行地形成。第二栅电极（142）与公共栅电极电分离。

6. 发明公开

KR1020120095587A 전력 반도체 소자의 제조 방법 有权
标题翻译：功率半导体器件及其制造方法
公开(公告)号：KR1020120095587A
公开(公告)日：2012-08-29
申请号：KR1020110015000
申请日：2011-02-21
申请人： 주식회사 케이이씨
发明人： 송인혁 , 김원찬
IPC分类号： H01L29/78
CPC分类号： H01L29/66621 , H01L29/4236
摘要： PURPOSE: A method for manufacturing a power semiconductor device is provided to improve reliability by forming a first conductive emitter in parallel. CONSTITUTION: A first conductive drift layer(101) is provided. One trench is formed in the first conductive drift layer. A gate oxide(110) is formed on the surface of the trench. A polysilicon doped in the trench is formed. An interlayer dielectric film(130) is formed on the surface of the polysilicon. A second conductive body(140) is temporarily formed on the surface of the first conductive drift layer. A first conductive emitter(150) is formed on the surface of the second conductive body.
摘要翻译：目的：提供一种用于制造功率半导体器件的方法，以通过并行形成第一导电发射极来提高可靠性。构成：提供第一导电漂移层（101）。在第一导电漂移层中形成一个沟槽。栅极氧化物（110）形成在沟槽的表面上。形成在沟槽中掺杂的多晶硅。在多晶硅的表面上形成层间绝缘膜（130）。第二导电体（140）临时形成在第一导电漂移层的表面上。第一导电发射极（150）形成在第二导电体的表面上。

7. 发明授权

KR100777161B1 파워 트랜지스터가 내장된 집적회로 및 그 제조 방법 有权
标题翻译：集成电路复用功率晶体管及其制造方法
公开(公告)号：KR100777161B1
公开(公告)日：2007-11-16
申请号：KR1020060055871
申请日：2006-06-21
申请人： 주식회사 케이이씨
发明人： 김동수 , 김원찬 , 김인수 , 서송하 , 정영태
IPC分类号： H01L29/78 , H01L29/80 , H01L21/337 , H01L21/20
CPC分类号： H01L27/082 , H01L21/8222
摘要： An integrated circuit having a power transistor and a manufacturing method thereof are provided to increase capacitance of collector current by applying the collector current of the power transistor in a vertical direction through a lower surface of a substrate. An integrated circuit includes a first conductive type high-density substrate(101), a first conductive type low-density epitaxial layer(102), a second conductive type low-density epitaxial layer(103), at least one small signal transistor(110), and at least one power transistor(120). The power transistor includes a base region(124) and an emitter region(125) formed on the second conductive type low-density epitaxial layer, and a collector region formed on the first conductive type high-density substrate. The small signal transistor includes a second conductive type first buried layer(111), a first conductive type second buried layer(112), a second conductive type third buried layer(113), a base region(114), an emitter region(115), and a collector region(116).
摘要翻译：提供一种具有功率晶体管及其制造方法的集成电路，通过在垂直方向上施加功率晶体管的集电极电流，从而提高集电极电流的电容。集成电路包括第一导电型高密度衬底（101），第一导电型低密度外延层（102），第二导电型低密度外延层（103），至少一个小信号晶体管（110））和至少一个功率晶体管（120）。功率晶体管包括形成在第二导电型低密度外延层上的基极区域（124）和发射极区域（125）以及形成在第一导电型高密度衬底上的集电极区域。小信号晶体管包括第二导电型第一掩埋层（111），第一导电型第二掩埋层（112），第二导电型第三掩埋层（113），基极区域（114），发射极区域（115））和收集器区域（116）。

8. 发明授权

KR102056356B1 전력 반도체 소자의 제조 방법 및 그에 따른 전력 반도체 소자 有权
公开(公告)号：KR102056356B1
公开(公告)日：2019-12-16
申请号：KR1020170148869
申请日：2017-11-09
申请人： 주식회사 케이이씨
发明人： 송재진 , 김원찬
IPC分类号： H01L29/423 , H01L29/16

9. 发明授权

KR101955098B1 과도 전압 억제 소자 및 그 제조 방법 有权
公开(公告)号：KR101955098B1
公开(公告)日：2019-05-30
申请号：KR1020170084457
申请日：2017-07-03
申请人： 주식회사 케이이씨
发明人： 김현식 , 김원찬 , 장희원
IPC分类号： H01L23/62 , H01L21/02 , H01L23/485

10. 发明授权

KR101311538B1 전력 반도체 디바이스 및 그 제조 방법 有权
标题翻译：功率半导体器件及其制造方法
公开(公告)号：KR101311538B1
公开(公告)日：2013-09-25
申请号：KR1020120006251
申请日：2012-01-19
申请人： 주식회사 케이이씨
发明人： 김원찬 , 진영민
IPC分类号： H01L29/78 , H01L21/336
摘要： 본 발명의 일 실시예는 전력 반도체 디바이스 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 게이트-컬렉터(또는 드레인) 또는/및 게이트-에미터(또는 소스) 용량 및 도전 손실을 감소시킬 수 있는 전력 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 다수의 트렌치가 형성된 제1도전형 드리프트층; 상기 트렌치에 게이트 산화막이 개재되어 형성된 게이트 영역; 상기 트렌치의 일측으로서 상기 드리프트층에 형성된 제2도전형 웰 영역 및 제1도전형 에미터 영역; 그리고, 상기 트렌치의 타측으로서 상기 드리프트층에 형성된 제2도전형 가드 영역을 포함하고, 상기 가드 영역과 상기 드리프트층의 정션 영역은 평평하게 형성된 전력 반도체 디바이스 및 그 제조 방법을 제공한다.

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