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1. 发明授权

KR101476966B1 금속 반사층，관통 접촉，터널 접촉 및 전하 캐리어 접촉을 가진 발광 다이오드칩 有权
公开(公告)号：KR101476966B1
公开(公告)日：2014-12-24
申请号：KR1020147022923
申请日：2008-01-17
申请人： 오스람 옵토 세미컨덕터스 게엠베하
发明人： 사바틸매티아스 , 호펠루츠 , 이흘러크리스토프 , 잉글칼 , 피터매티아스 , 슈트라스버그마틴
IPC分类号： H01L33/10
摘要： 적어도 하나의 n형 도전층이 구비된 층 시퀀스(10)를 포함하는 발광 다이오드칩이 제공된다. 발광 다이오드 칩은 n형 도전층과 도전적으로 연결된 거울층을 포함한다. n형 도전층과 거울층 사이에 적어도 하나의 투명 유전체층이 배치된다.

2. 发明公开

KR1020130105931A 광전 반도체 칩 및 광전 반도체 칩을 제조하기 위한 방법 有权
标题翻译：光电半导体芯片和生产光电半导体晶体管的方法
公开(公告)号：KR1020130105931A
公开(公告)日：2013-09-26
申请号：KR1020137022662
申请日：2012-02-07
申请人： 오스람 옵토 세미컨덕터스 게엠베하
发明人： 잉글칼 , 마우트마르쿠스 , 람멜스베르거스테파니 , 카스프작-자블록카안나
IPC分类号： H01L33/44 , H01L33/36 , H01L33/38
CPC分类号： H01L33/0075 , H01L33/382 , H01L33/385 , H01L33/405 , H01L33/52 , H01L2933/005 , H01L33/36 , H01L33/38 , H01L33/44
摘要： 본 발명은 반도체 바디(2) 및 반도체 바디가 배치된 지지부(7)를 가진 광전 반도체 칩에 관한 것으로, 이 경우 반도체 바디는 활성 영역(20)을 포함하고, 상기 영역은 제 1 도전형의 제 1 반도체 층(21)과 제 1 도전형과 다른 제 2 도전형의 제 2 반도체 층(22) 사이에 배치된다. 제 1 반도체 층은 지지부를 향한 활성 영역의 측면에 배치된다. 제 1 반도체 층은 지지부와 반도체 바디 사이에 배치된 제 1 접속층(31)에 도전 접속된다. 제 1 접속층과 지지부 사이에 캡슐화 층이 배치되고, 상기 캡슐화 층은 반도체 칩의 평면도로 볼 때 적어도 부분적으로 반도체 바디를 제한하는 측면(26)을 지나서 돌출한다. 또한, 본 발명은 다수의 광전 반도체 칩을 제조하기 위한 방법에 관한 것이다.
摘要翻译：光电子半导体芯片具有半导体本体和设置半导体本体的基板。半导体本体具有设置在第一导体类型的第一半导体层和第二导体类型的第二半导体层之间的有源区。第一半导体层设置在面向衬底的有源区的一侧。第一半导体层导电地连接到设置在衬底和半导体本体之间的第一端接层。封装层设置在第一端接层和衬底之间，并且在半导体芯片的平面图中至少在限定半导体本体的侧面上的一些区域中突出。

3. 发明授权

KR101590235B1 광전자 반도체 칩 有权
标题翻译：光电子半导体芯片
公开(公告)号：KR101590235B1
公开(公告)日：2016-01-29
申请号：KR1020137008958
申请日：2011-08-22
申请人： 오스람 옵토 세미컨덕터스 게엠베하
发明人： 잉글칼 , 모트마커스 , 바이마르안드레아스 , 회펠루쯔 , 로데패트릭 , 무스버거저건 , 본말노르윈
IPC分类号： H01L33/38 , H01L33/10 , H01L33/40
CPC分类号： H01L33/62 , H01L33/20 , H01L33/22 , H01L33/382 , H01L33/405 , H01L33/44 , H01L2924/0002 , H01L2924/00
摘要： 반도체층 시퀀스(2) 및캐리어기판(10)을포함하는광전자반도체칩이특정되며, 제 1 전기접촉층(7) 및제 2 전기접촉층(8)은캐리어기판(10) 및반도체층 시퀀스(2) 사이의영역들에적어도배열되고, 전기절연층(9)에의해서로로부터전기적으로절연되며, 반도체층 시퀀스(2)와캐리어기판(10) 사이에배열되는미러층(6)을포함한다. 미러층(6)은제 1 전기접촉층(7)의부분영역들및 전기절연층(9)의부분영역들(19)에접하며, 미러층(6)에접하는전기절연층(9)의부분영역들은어떠한지점들에서도광전자반도체칩(1)의주변매질에접하게되지않도록하는방식으로제 2 전기접촉층(8)에의해커버된다. 반도체층 시퀀스(2)는연결접촉부(14)를형성하기위해제 1 전기접촉층(7)이커버되지않은컷-아웃(17)을갖는다.
摘要翻译：包括半导体层序列2和载体衬底10的光电子半导体芯片被指定，并且在载体衬底10和半导体层序列2上形成第一电接触层7和第二电接触层8 以及至少设置在半导体层序列2与载体基板10之间的区域中并且通过电绝缘层9与炉体电绝缘的镜面层6。镜层6与电接触层7的部分区域和电绝缘层9的部分区域19接触，并且与电子绝缘层9的与镜层6接触的部分区域接触。被第二电接触层（8）覆盖，使得它们在任何点都不会与光电子半导体芯片（1）的周围介质接触。半导体层序列2具有切口17，其中第一电接触层7未被覆盖以形成连接触点14。

4. 发明授权

KR101549764B1 광전 반도체 칩 및 광전 반도체 칩을 제조하기 위한 방법 有权
标题翻译：光电半导体芯片和生产光电半导体晶体管的方法
公开(公告)号：KR101549764B1
公开(公告)日：2015-09-02
申请号：KR1020137022662
申请日：2012-02-07
申请人： 오스람 옵토 세미컨덕터스 게엠베하
发明人： 잉글칼 , 마우트마르쿠스 , 람멜스베르거스테파니 , 카스프작-자블록카안나
IPC分类号： H01L33/44 , H01L33/36 , H01L33/38
CPC分类号： H01L33/0075 , H01L33/382 , H01L33/385 , H01L33/405 , H01L33/52 , H01L2933/005
摘要： 본발명은반도체바디(2) 및반도체바디가배치된캐리어(7)를가진광전반도체칩에관한것으로, 이경우반도체바디는활성영역(20)을포함하고, 상기영역은제 1 도전형의제 1 반도체층(21)과제 1 도전형과다른제 2 도전형의제 2 반도체층(22) 사이에배치된다. 제 1 반도체층은캐리어를향한활성영역의측면에배치된다. 제 1 반도체층은캐리어와반도체바디사이에배치된제 1 접속층(31)에도전접속된다. 제 1 접속층과캐리어사이에캡슐화층이배치되고, 상기캡슐화층은반도체칩의평면도로볼 때적어도부분적으로반도체바디를제한하는측면(26)을지나서돌출한다. 또한, 본발명은복수의광전반도체칩을제조하기위한방법에관한것이다.
摘要翻译：光电子半导体芯片具有半导体本体和设置半导体本体的基板。半导体本体具有设置在第一导体类型的第一半导体层和第二导体类型的第二半导体层之间的有源区。第一半导体层设置在面向衬底的有源区的一侧。第一半导体层导电地连接到设置在衬底和半导体本体之间的第一端接层。封装层设置在第一端接层和衬底之间，并且在半导体芯片的平面图中至少在限定半导体本体的侧面上的一些区域中突出。

5. 发明公开

KR1020140108341A 금속 반사층，관통 접촉，터널 접촉 및 전하 캐리어 접촉을 가진 발광 다이오드칩 有权
标题翻译：具有金属反射层的发光二极管芯片，通过接触，隧道接触和充电载体接触
公开(公告)号：KR1020140108341A
公开(公告)日：2014-09-05
申请号：KR1020147022923
申请日：2008-01-17
申请人： 오스람 옵토 세미컨덕터스 게엠베하
发明人： 사바틸매티아스 , 호펠루츠 , 이흘러크리스토프 , 잉글칼 , 피터매티아스 , 슈트라스버그마틴
IPC分类号： H01L33/10
CPC分类号： H01L33/382 , H01L33/145 , H01L33/22 , H01L33/405 , H01L33/44 , H01L2924/0002 , H01L2924/00
摘要： 적어도 하나의 n형 도전층이 구비된 층 시퀀스(10)를 포함하는 발광 다이오드칩이 제공된다. 발광 다이오드 칩은 n형 도전층과 도전적으로 연결된 거울층을 포함한다. n형 도전층과 거울층 사이에 적어도 하나의 투명 유전체층이 배치된다.

6. 发明公开

KR1020130054416A 광전자 반도체 칩 有权
标题翻译：光电子半导体芯片
公开(公告)号：KR1020130054416A
公开(公告)日：2013-05-24
申请号：KR1020137008958
申请日：2011-08-22
申请人： 오스람 옵토 세미컨덕터스 게엠베하
发明人： 잉글칼 , 모트마커스 , 바이마르안드레아스 , 회펠루쯔 , 로데패트릭 , 무스버거저건 , 본말노르윈
IPC分类号： H01L33/38 , H01L33/10 , H01L33/40
CPC分类号： H01L33/62 , H01L33/20 , H01L33/22 , H01L33/382 , H01L33/405 , H01L33/44 , H01L2924/0002 , H01L2924/00
摘要： 반도체 층 시퀀스(2) 및 캐리어 기판(10)을 포함하는 광전자 반도체 칩이 특정되며, 제 1 전기 접촉층(7) 및 제 2 전기 접촉층(8)은 캐리어 기판(10) 및 반도체 층 시퀀스(2) 사이의 영역들에 적어도 배열되고, 전기 절연층(9)에 의해 서로로부터 전기적으로 절연되며, 반도체 층 시퀀스(2)와 캐리어 기판(10) 사이에 배열되는 미러층(6)을 포함한다. 미러층(6)은 제 1 전기 접촉층(7)의 부분 영역들 및 전기 절연층(9)의 부분 영역들(19)에 접하며, 미러층(6)에 접하는 전기 절연층(9)의 부분 영역들은 어떠한 지점들에서도 광전자 반도체 칩(1)의 주변 매체에 접하게 되지 않도록 하는 방식으로 제 2 전기 접촉층(8)에 의해 커버된다. 반도체 층 시퀀스(2)는 연결 접촉부(14)를 형성하기 위해 제 1 전기 접촉층(7)이 커버되지 않은 컷-아웃(17)을 갖는다.
摘要翻译：包括半导体层序列2和载体衬底10的光电子半导体芯片被指定，并且在载体衬底10上形成第一电接触层7和第二电接触层8，并且半导体层序列以及至少配置在半导体层序列2与载体基板10之间且通过电绝缘层9而相互电绝缘且配置在半导体层序列2与载体基板10之间的镜面层6 。镜层6与第一电接触层7的部分区域和电绝缘层9的部分区域19以及与镜层6接触的电绝缘层9的部分接触这些区域被第二电接触层8覆盖，使得它们在任何点都不会与光电子半导体芯片1的周围介质接触。半导体层序列2具有切口17，其中第一电接触层7未被覆盖以形成连接触点14。

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