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1. 发明授权

KR100976414B1 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치 有权
标题翻译：校准电路，终端设备和半导体存储器件
公开(公告)号：KR100976414B1
公开(公告)日：2010-08-17
申请号：KR1020080067200
申请日：2008-07-10
申请人： 에스케이하이닉스 주식회사 , 한양대학교 산학협력단
发明人： 정종호 , 이재진 , 곽계달 , 박경수 , 최재웅 , 채명준
IPC分类号： G11C7/10 , G11C5/14
摘要： 본 발명은 터미네이션 저항 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치에 관한 것으로서, 캘리브래이션 노드에 접속되며 캘리브래이션 제어전압에 응답하여 저항값을 점진적으로 조절하는 캘리브래이션 저항수단; 및 기준전압과 상기 캘리브래이션 노드 전압의 레벨차가 반영된 상기 캘리브래이션 제어전압을 생성하는 비교수단을 포함함. 본 발명에 따르면, 양자화 에러를 제거함으로써 보다 정확하게 임피던스 부정합을 제거함.
캘리브래이션, 양자화 에러, 샘플앤홀드

2. 发明授权

KR100933670B1 캘리브래이션 회로 및 집적회로 有权
标题翻译：校准电路和集成电路
公开(公告)号：KR100933670B1
公开(公告)日：2009-12-23
申请号：KR1020080087521
申请日：2008-09-05
申请人： 에스케이하이닉스 주식회사 , 한양대학교 산학협력단
发明人： 정종호 , 이재진 , 곽계달 , 박경수 , 최재웅 , 채명준
IPC分类号： G11C7/10 , G11C5/14
CPC分类号： G11C7/1048 , G11C5/147 , G11C7/22 , G11C2207/2254
摘要： PURPOSE: A calibration circuit and an integrated circuit are provided to eliminate an impedance mismatch exactly by reducing a quantization error. CONSTITUTION: A ZQ calibration circuit comprises a pull-up calibration resister circuit(301), a dummy calibration resister circuit(303), a pull down calibration resister circuit(305), a reference voltage generator(307), first pull-up/pull down comparators(309,311), second pull-up/pull down comparators(323,325), pull-up/pull down hold logic circuits(319,321) and pull-up/pull down counters(313,315). First calibration is performed by the pull-up calibration resister circuit, the first pull-up comparator, the pull-up hold logic circuit and the pull-up counter. A first pull-up calibration code of N-bits except for the least significant bit is generated by the first calibration. Second calibration is performed by the second pull-up comparator. A second pull-up calibration code is generated by the second calibration.
摘要翻译：目的：提供校准电路和集成电路，以通过减少量化误差来精确地消除阻抗失配。构成：ZQ校准电路包括上拉校准电阻（301），虚拟校准电阻电路（303），下拉校准电路（305），参考电压发生器（307），第一上拉/ 下拉比较器（309,311），第二上拉/下拉比较器（323,325），上拉/下拉保持逻辑电路（319,321）和上拉/下拉计数器（313,315）。第一次校准由上拉校准电路，第一个上拉比较器，上拉保持逻辑电路和上拉计数器进行。通过第一次校准产生除最低有效位之外的N位的第一个上拉校准码。第二校准由第二上拉比较器执行。通过第二次校准生成第二个上拉校准码。

3. 发明公开

KR1020100006887A 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치 有权
标题翻译：分离电路，终端设备和半导体存储器件
公开(公告)号：KR1020100006887A
公开(公告)日：2010-01-22
申请号：KR1020080067200
申请日：2008-07-10
申请人： 에스케이하이닉스 주식회사 , 한양대학교 산학협력단
发明人： 정종호 , 이재진 , 곽계달 , 박경수 , 최재웅 , 채명준
IPC分类号： G11C7/10 , G11C5/14
CPC分类号： G11C7/1048 , G11C5/14 , G11C7/22 , G11C2207/2254 , H03K19/0005
摘要： PURPOSE: A calibration circuit, on die termination device, and semiconductor memory device are provided to eliminate accurately the impedance mismatch. CONSTITUTION: The comparator(609, 611) compares the voltage of the full down calibration node with the reference voltage of the reference voltage generator(607). The pull-up control voltage and pull-down control voltage are generated. The full down calibration resistance circuit(605) comprises the pull-down control voltage. The dummy calibration resistance circuit(603) and full down calibration resister circuit generates the pull-down control voltage based on 'the pull-up control voltage which becomes with the pull-up calibration resister circuit'.
摘要翻译：目的：提供校准电路，芯片终端器件和半导体存储器件，以准确消除阻抗失配。构成：比较器（609,611）将全下降校准节点的电压与参考电压发生器（607）的参考电压进行比较。产生上拉控制电压和下拉控制电压。全向下校准电阻电路（605）包括下拉控制电压。虚拟校准电阻电路（603）和全向下校准电路电路基于“上拉校准电阻电路成为的上拉控制电压”产生下拉控制电压。

4. 发明公开

KR1020150113310A 반도체 장치를 위한 출력 제어 회로 및 이를 포함하는 출력 구동 회로 审中-实审
标题翻译：半导体设备的输出控制电路和输出驱动电路
公开(公告)号：KR1020150113310A
公开(公告)日：2015-10-08
申请号：KR1020140036229
申请日：2014-03-27
申请人： 에스케이하이닉스 주식회사
发明人： 정종호 , 임다인
IPC分类号： G11C8/18 , G11C7/10
CPC分类号： H03L7/0812 , H03K5/14 , H03K17/22 , H03K2005/00097 , H03L7/00 , H03L7/08
摘要： 반도체메모리장치를위한출력제어회로및 출력구동회로로서, 본기술의일 실시예에의한출력제어회로는 DLL(Delay Locked Loop) 락킹신호와출력인에이블리셋신호에응답하여지정된구간동안활성화되는설정신호를출력하는구간설정신호생성부, 내부클럭및 설정신호에응답하여내부클럭을기 설정된분주비로분주한분주클럭을출력하는클럭분주부, 분주클럭에응답하여설정신호를기 설정된제 1 시간만큼쉬프트시켜제 1 지연설정신호를출력하는쉬프트부및 제 1 지연설정신호를제공받으며, 분주클럭에응답하여제 1 지연설정신호를가공하여출력인에이블리셋신호를출력하는출력부를포함할수 있다.
摘要翻译：本发明涉及一种用于半导体存储器件的输出控制电路和一个输出驱动电路。根据本发明的实施例的输出控制电路包括：区段设置信号生成单元，用于响应于延迟锁定环（DLL）锁定信号和输出使能复位信号，输出在指定区段期间激活的设置信号; 时钟分频器，用于响应于内部时钟和设置信号，以预定的频率多项式比率输出对内部时钟执行频率分配的频率多项式时钟; 移位单元，用于通过响应于所述频率分段时钟将设置信号移位第一预定时间段来输出第一延迟设置信号; 以及输出单元，设置有第一延迟设置信号，并且响应于频率多余时钟来处理第一延迟设置信号以输出输出使能复位信号。

5. 发明公开

KR1020140135371A 반도체 장치 审中-实审
标题翻译： SEMICONDUCTOR APPARATUS
公开(公告)号：KR1020140135371A
公开(公告)日：2014-11-26
申请号：KR1020130055481
申请日：2013-05-16
申请人： 에스케이하이닉스 주식회사
发明人： 정종호
IPC分类号： G11C7/22 , G11C7/10 , G11C8/00
CPC分类号： G11C7/222 , G11C7/1066 , G11C11/4076
摘要： 본 기술은 외부 신호들을 디코딩하여 리드 스트로브 신호, 라이트 스트로브 신호, 리드 명령 및 라이트 명령을 생성하도록 구성된 커맨드 제어부; 상기 리드 스트로브 신호에 응답하여 리드 클럭 인에이블 신호를 생성하고, 상기 라이트 스트로브 신호에 응답하여 라이트 클럭 인에이블 신호를 생성하도록 구성된 클럭 인에이블 신호 생성부; 내부 클럭 신호 및 상기 리드 클럭 인에이블 신호에 응답하여 제 1 제어 클럭 신호를 생성하고, 상기 내부 클럭 신호 및 상기 라이트 클럭 인에이블 신호에 응답하여 제 2 제어 클럭 신호를 생성하도록 구성된 클럭 제어부; 지연 리드 명령 및 상기 제 1 제어 클럭 신호에 응답하여 제 1 레이턴시 신호를 생성하고, 지연 라이트 명령 및 상기 제 2 제어 클럭 신호에 응답하여 제 2 레이턴시 신호를 생성하도록 구성된 레이턴시 쉬프트부를 포함할 수 있다.
摘要翻译：半导体装置包括：命令控制单元，被配置为对外部信号进行解码以产生读取选通信号，写入选通信号，读取命令和写入命令; 时钟使能信号生成单元，被配置为响应于所述读选通信号而生成读时钟使能信号，并且响应于所述写选通信号而生成写时钟使能信号; 时钟控制单元，被配置为响应于内部时钟信号和读取时钟使能信号而产生第一控制时钟信号，并且响应于内部时钟信号和写入时钟使能信号产生第二控制时钟信号; 以及延迟移位单元，被配置为响应于延迟读取命令和第一控制时钟信号产生第一等待时间信号，并且响应于延迟写入命令和第二控制时钟信号产生第二等待时间信号。

6. 发明公开

KR1020080030357A 내부전압 생성장치 无效
标题翻译：内部电压发生器
公开(公告)号：KR1020080030357A
公开(公告)日：2008-04-04
申请号：KR1020060096495
申请日：2006-09-29
申请人： 에스케이하이닉스 주식회사
发明人： 정종호
IPC分类号： G11C11/4074 , G11C5/14
摘要： An internal voltage generator is provided to generate an internal voltage(VINT) with a constant level regardless of the increase of an external power supply voltage, by controlling a current flowing in a driver control part. A voltage comparison unit(100) is driven by an enable signal, and compares a reference voltage with a feedback voltage. A driver control unit(200) has a cascode current mirror structure, and outputs a driver control signal according to the comparison result. An output driver(300) outputs an internal voltage in response to the driver control signal. A voltage divider unit(400) generates the feedback voltage by dividing the internal voltage. The driver control unit suppresses the decrease of the voltage level of a driver control signal by channel length modulation.
摘要翻译：提供内部电压发生器，通过控制在驱动器控制部分中流动的电流来产生具有恒定电平的内部电压（VINT），而不管外部电源电压的增加。电压比较单元（100）由使能信号驱动，并将参考电压与反馈电压进行比较。驱动器控制单元（200）具有共源共栅电流镜结构，并根据比较结果输出驱动器控制信号。输出驱动器（300）响应于驱动器控制信号输出内部电压。分压器单元（400）通过分压内部电压产生反馈电压。驱动器控制单元通过通道长度调制抑制驱动器控制信号的电压电平的降低。

7. 发明公开

KR1020050002377A 반도체 메모리 장치의 캐패시터 제조 방법 无效
标题翻译：使用聚乙烯醇的蚀刻掩模制造半导体存储器件的电容器以简化制造工艺并降低制造成本的方法
公开(公告)号：KR1020050002377A
公开(公告)日：2005-01-07
申请号：KR1020030043754
申请日：2003-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 정종호
IPC分类号： H01L27/108
摘要： PURPOSE: A method of manufacturing a capacitor of a semiconductor memory device is provided to simplify manufacturing processes and to reduce fabrication costs by performing an etch back process on an amorphous polysilicon layer using a mask made of polyvinyl alcohol. CONSTITUTION: An interlayer dielectric(3) with a plurality of openings is formed on a substrate. An amorphous polysilicon layer(4) for a lower electrode is deposited thereon. A polyvinyl alcohol layer(5) is formed on the amorphous polysilicon layer. The polyvinyl alcohol layer is selectively dissolved by using deionized water. At this time, the amorphous polysilicon layer is partially exposed to the outside. The exposed amorphous polysilicon layer is etched back by using the dissolved polyvinyl alcohol layer as an etching mask.
摘要翻译：目的：提供一种制造半导体存储器件的电容器的方法，以简化制造工艺并通过使用由聚乙烯醇制成的掩模在非晶多晶硅层上执行回蚀工艺来降低制造成本。构成：在基板上形成具有多个开口的层间电介质（3）。在其上沉积用于下电极的非晶多晶硅层（4）。在非晶多晶硅层上形成聚乙烯醇层（5）。通过使用去离子水选择性地溶解聚乙烯醇层。此时，非晶多晶硅层部分地暴露于外部。通过使用溶解的聚乙烯醇层作为蚀刻掩模将暴露的非晶多晶硅层回蚀刻。

8. 发明公开

KR1020010076552A 미세 콘택 홀 형성 방법 失效
标题翻译：形成精细接触孔的方法
公开(公告)号：KR1020010076552A
公开(公告)日：2001-08-16
申请号：KR1020000003756
申请日：2000-01-26
申请人： 에스케이하이닉스 주식회사
发明人： 정종호
IPC分类号： H01L21/027
摘要： PURPOSE: A method for forming a fine contact hole is provided, which has a good etching resistance and has an improved profile with each CD(Critical Dimension) reduction control. CONSTITUTION: According to the method, a photo resist(402) is deposited on a semiconductor substrate(401). And the photo resist on a part where a fine contact hole is to be formed is patterned selectively. A water-soluble synthetic resins/acid activated hardener layer is formed by depositing a water-soluble synthetic resins and an acid activated hardener mixed solution on the semiconductor substrate and the photo resist. And a thermal flowing pattern of the photo resist is formed by performing a thermal flowing of the photo resist and an acid activated hardening reaction at the same time through a bake process, and a hardened layer(404) is formed on an upper surface and on a side of the photo resist. Then, the fine contact hole is completed by dissolving a water-soluble synthetic resins layer.
摘要翻译：目的：提供一种形成精细接触孔的方法，其具有良好的耐蚀刻性，并且每个CD（临界尺寸）还原控制具有改进的轮廓。构成：根据该方法，在半导体衬底（401）上沉积光致抗蚀剂（402）。并且在要形成微细接触孔的部分上的光致抗蚀剂被选择性地图案化。通过在半导体衬底和光致抗蚀剂上沉积水溶性合成树脂和酸活化的硬化剂混合溶液来形成水溶性合成树脂/酸活化硬化剂层。并且通过烘烤处理同时进行光致抗蚀剂的热流动和酸活化的硬化反应，形成光致抗蚀剂的热流动图案，并且在上表面上形成硬化层（404）光刻胶的一面。然后，通过溶解水溶性合成树脂层来完成微细接触孔。

9. 发明公开

KR1019990057329A 반도체소자의커패시터제조방법 失效
公开(公告)号：KR1019990057329A
公开(公告)日：1999-07-15
申请号：KR1019970077380
申请日：1997-12-29
申请人： 에스케이하이닉스 주식회사
发明人： 박주용 , 최안호 , 정종호 , 최병곤
IPC分类号： H01L27/04
摘要： 본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 측벽(sidewall) 형성시 프로파일(profile)의 탑(top)쪽에 코아-산화막 손실 만큼의 굴곡을 주어 측벽식각시 펜스의 무너짐을 방지할 수 있는 기술에 관한 것이다.
이를 위해 본 발명은 일측과 타측에 홈을 구비하는 제 1절연막 상부의 제 2절연막이 노출될때 까지 식각하여 홈 상부의 일측과 타측에 각각 반사방지막패턴과 제 3절연막패턴, 제 1폴리실리콘막패턴을 형성한 후, HF 케미컬을 이용하여 5 ∼ 15초 동안 클리닝공정을 실시함으로서 코아-산화막인 제 3절연막의 손실을 유발하여 측벽(sidewall) 형성시 프로파일(profile)의 탑(top)쪽에 코아-산화막 손실 만큼의 굴곡을 주어 측벽을 식각할때 측벽 펜스가 두꺼워져 펜스의 무너짐을 방지할 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.

10. 发明公开

KR1019980050132A N-비닐락탐 유도체의 공중합체, 그의 제조방법 및 그를 이용한 포토레지스트 失效
标题翻译： N-乙烯基内酰胺衍生物的共聚物，其制备方法和使用其的光致抗蚀剂
公开(公告)号：KR1019980050132A
公开(公告)日：1998-09-15
申请号：KR1019960068910
申请日：1996-12-20
申请人： 에스케이하이닉스 주식회사 , 한국과학기술원
发明人： 김진백 , 정민호 , 정종호
IPC分类号： C08F226/06 , C08F230/08 , G03F7/00
摘要： 본 발명은 하기 화학식 1 로 표시되는 비닐락탐의 3 위치에 여러 종류의 보호기가 도입된 유도체, 스티렌계 유도체 및 아크릴계 유도체의 신규한 공중합체, 그의 제조 방법 및 그들 공중합체의 포토레지스트로서의 용도에 관한 것이다. 본 발명의 중합체는 초미세가공(microlithography)에서 원자외선 노광에 적합한 감도, 고해상성의 화상을 형성할 수 있는 포토레지스트 재료로 사용될 수 있다. 또한, 본 발명에 의한 포토레지스트는 초미세회로의 형성이 가능할 뿐만 아니라, 패턴 형성에 있어서 PED 안정성을 획기적으로 향상시킬 수 있다.

상기 식에서, R1은 수소, 탄소수 1 내지 10개의 알킬기, 탄소수 6 내지 12개의 아릴기 또는 탄소수 3 내지 9개의 트리알킬실릴기이고 R2 및 R3 는 각각 독립적으로 수소, 탄소수 1 내지 10개의 알킬기, 탄소수 6 내지 12개의 아킬기, 탄소수 3 내지 9개의 트리알킬실릴기 및 -OR',-SO
3 R',-CO
2 R',-PO
3 R',-SO
2 R' 또는 -PO
2 R' (R'는 탄소수 1 내지 10개의 알킬 시클로알킬 N,O, P, S 등의 헤테로 원자를 포함한 시클로기 탄소수 6내지 12개의 아릴기)이며 R
4 및 R
5 는 각각 독립적으로 -OH,-OR(R은 탄소수 1 내지 10개의 알킬기 또는 탄소수 6 내지 12개의 아릴기) 또는 R
1 과 동일한 기이며 R
7 및 R
9 는 각각 독립적으로 수소, 탄소수 1 내지 10개의 알킬기, 탄소수 6 내지 12개의 아릴기 또는 탄소수 3 내지 9개의 트리알킬실릴기이고 R
6 및 R
8 는 각각 독립적으로 탄소수 6 내지 20개의 아릴기 또는 아크릴레이트(-COOR'')(R''는 탄소수 1 내지 10개의 알킬기 또는 탄소수 6 내지 12개의 아릴기)이고: m은 O 내지 1O 의 정수이며 j는 0.005 내지 0.7의 몰분률이며 k 및 1은 각각 독립적으로 0.05 내지 0.9의 몰분률이다.

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