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1. 发明授权

KR100764341B1 반도체소자의 제조방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR100764341B1
公开(公告)日：2007-10-05
申请号：KR1020010036605
申请日：2001-06-26
申请人： 에스케이하이닉스 주식회사
发明人： 차태호 , 임관용 , 박대규 , 여인석
IPC分类号： H01L27/092
摘要： 본 발명은 반도체소자의 제조방법에 관한 것으로, CMOS 트랜지스터의 형성공정 시 반도체기판 상부에 게이트절연막을 형성하고, 상기 반도체기판의 NMOS영역에 Ta
1-x Al
x N막을 형성하고, PMOS영역에 Ti
1-x Al
x N막을 형성한 다음, 전체표면 상부에 금속층을 형성한 후 게이트전극 마스크를 식각마스크로 상기 금속층, Ta
1-x Al
x N막 또는 Ti
1-x Al
x N막과 게이트절연막을 식각하여 NMOS영역에는 금속층패턴, Ta
1-x Al
x N막패턴 및 게이트절연막패턴의 적층구조를 형성하고, 상기 PMOS영역에는 금속층패턴, Ti
1-x Al
x N막패턴 및 게이트절연막패턴의 적층구조를 형성함으로써 NMOS영역과 PMOS영역 모두에서 일함수 값을 조절하여 문턱전압을 낮추고, 내산화성 및 열적 안정성을 향상시켜 그에 따른 소자의 동작 특성 및 신뢰성을 향상시키는 기술이다.
摘要翻译：本发明形成为栅在制造半导体器件中，半导体衬底Ta的NMOS区域的方法的CMOS晶体管的形成工艺在半导体衬底上绝缘膜

2. 发明授权

KR100566309B1 대머신 게이트형 모스 트랜지스터 제조방법 失效
标题翻译：一种用于制造大气门型MOS晶体管的方法
公开(公告)号：KR100566309B1
公开(公告)日：2006-03-30
申请号：KR1019990066930
申请日：1999-12-30
申请人： 에스케이하이닉스 주식회사
发明人： 여인석
IPC分类号： H01L21/336
摘要： 본 발명은 반도체 제조 기술에 관한 것으로, 특히 대머신(damascene) 게이트형 모스 트랜지스터 제조방법에 관한 것이며, 대머신 게이트 내부의 갈라짐이나 보이드 발생을 방지할 수 있는 대머신 게이트형 모스 트랜지스터 제조방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 제1 도전형 모스 트랜지스터 영역과 제2 도전형 모스 트랜지스터 영역을 구비한 반도체 기판 상에 제1 도전형 불순물이 도핑된 산화막 및 더미 게이트용 물질막을 형성하는 제1 단계; 상기 더미 게이트용 물질막 및 상기 산화막을 패터닝하여 더미 게이트를 형성하는 제2 단계; 상기 제2 단계 수행 후 노출된 상기 제1 및 제2 도전형 모스 트랜지스터 영역의 상기 반도체 기판 각각에 소오스/드레인 형성을 위한 고농도 불순물 이온주입을 실시하는 제3 단계; 상기 더미 게이트 사이의 간극을 층간절연막으로 매립하여 평탄화를 이루는 제4 단계; 상기 더미 게이트를 제거하여 대머신 게이트용 홈을 형성하는 제5 단계; 상기 제2 도전형 트랜지스터 영역의 상기 산화막을 제거하는 제6 단계; 상기 대머신 게이트용 홈 측벽에 절연막 스페이서를 형성하되, 상기 제1 도전형 모스 트랜지스터 영역의 상기 절연막 스페이서 하부에만 상기 산화막이 잔류되도록 하는 제7 단계; 열처리를 실시하여 상기 산화막 내의 불순물이 상기 제1 도전형 모스 트랜지스터 영역의 상기 반도체 기판으로 확산되도록 하여 LDD 구조의 소오스/드레인을 형성하는 제8 단계; 상기 제8 단계를 마친 전체 구조 상부에 게이트 절연막 및 게이트 전극용 전도막을 형성하는 제9 단계; 및 상기 게이트 전극용 전도막을 리세싱하여 상기 대머신 게이트용 홈 내부에만 잔류되도록 하는 제10 단계를 포함하여 이루어진다.
대머신 게이트 전극용 홈, 절연막 스페이서, PSG막

3. 发明授权

KR100525087B1 반도체 소자의 게이트 전극 형성 방법 失效
标题翻译：在半导体器件中形成栅极电极的方法
公开(公告)号：KR100525087B1
公开(公告)日：2005-11-01
申请号：KR1019990048664
申请日：1999-11-04
申请人： 에스케이하이닉스 주식회사
发明人： 장세억 , 여인석
IPC分类号： H01L21/28
摘要： 본 발명은 반도체 소자의 게이트 전극 형성 방법에 있어서, 티타늄 실리사이드를 게이트 전극으로 사용하는 경우에 게이트 재산화 공정 전에 불활성 가스를 이용한 어닐링을 실시함으로써, 티타늄 실리사이드의 표면 산화를 방지하는 방법에 관한 것이다.
본 발명의 게이트 전극 형성 방법은 반도체 기판 상에 게이트 산화막 및 불순물이 도핑된 폴리 실리콘막을 적층하는 단계; 상기 폴리 실리콘막의 상부에 티타늄 실리사이드막을 증착하는 단계; 열처리 공정을 통하여 상기 티타늄 실리사이드막을 결정 상태로 상변화 시키는 단계; 하드 마스크막을 이용하여 상기 하드 마스크막과, 티타늄 실리사이드막, 폴리 실리콘막 및 게이트 산화막을 소정 형태로 패터닝하여 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 기판 결과물을 불활성 가스 분위기에서 어닐링하는 단계, 및 상기 게이트 전극을 재산화 하는 단계를 포함한다.

4. 发明授权

KR100518220B1 반도체 소자의 비트라인 형성방법 失效
公开(公告)号：KR100518220B1
公开(公告)日：2005-10-04
申请号：KR1019990060296
申请日：1999-12-22
申请人： 에스케이하이닉스 주식회사
发明人： 여인석
IPC分类号： H01L21/3205
摘要： 본 발명은 텅스텐을 이용한 비트라인 형성방법에 관한 것으로, 본 발명의 반도체 소자의 비트라인 형성방법은, 반도체 기판 상에 게이트 전극 및 접합 영역을 포함하는 트랜지스터를 형성하는 단계; 상기 트랜지스터를 덮도록, 상기 반도체 기판의 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 박막의 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 및 층간절연막을 식각해서, 상기 트랜지스터의 접합 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 매립되도록, 상기 폴리실리콘막 상에 텅스텐막을 증착하는 단계; 상기 접합 영역과 텅스텐막의 경계면에 텅스텐 실리콘 질화막이 형성되도록, 상기 결과물을 NH
3 분위기에서 열처리하는 단계; 및 상기 텅스텐막 및 폴리실리콘막을 패터닝하는 단계를 포함한다.

5. 发明公开

KR1020040034104A 반도체 소자의 이중 게이트 산화막 형성방법 无效
标题翻译：形成半导体器件双栅氧化层的方法
公开(公告)号：KR1020040034104A
公开(公告)日：2004-04-28
申请号：KR1020020064169
申请日：2002-10-21
申请人： 에스케이하이닉스 주식회사
发明人： 조흥재 , 임관용 , 여인석
IPC分类号： H01L21/316
摘要： PURPOSE: A method for forming a dual gate oxide layer of a semiconductor device is provided to be capable of minimizing the impurity loss of a channel region due to a thick gate oxide layer forming process at a cell region. CONSTITUTION: An isolation layer(21) is formed on a semiconductor substrate(20) for defining a peripheral region(P2) and a cell region(C2). A sacrificial oxide layer is formed on the resultant structure. The first channel ion implanting process is performed for controlling the threshold voltage of the peripheral region. The sacrificial oxide layer is removed. The first gate oxide layer(25) is formed on the peripheral and cell region. The second channel ion implanting process is performed for controlling the threshold voltage of the cell region. The first gate oxide layer of cell region is then removed. The second gate oxide layer(28A,28B) is formed on the peripheral and cell region. At this time, the second gate oxide layer of the cell region has a thickness larger than those of the first and second gate oxide layer of the peripheral region.
摘要翻译：目的：提供一种用于形成半导体器件的双栅极氧化物层的方法，以便能够最小化由于在单元区域的厚栅极氧化层形成过程而导致的沟道区的杂质损失。构成：在用于限定外围区域（P2）和单元区域（C2）的半导体基板（20）上形成隔离层（21）。在所得结构上形成牺牲氧化物层。执行第一通道离子注入处理以控制周边区域的阈值电压。去除牺牲氧化物层。第一栅极氧化物层（25）形成在外围和电池区域上。执行第二通道离子注入处理以控制单元区域的阈值电压。然后移除单元区域的第一栅极氧化物层。第二栅极氧化物层（28A，28B）形成在周边和电池区域上。此时，单元区域的第二栅极氧化物层的厚度比周边区域的第一和第二栅极氧化物层的厚度大。

6. 发明授权

KR100400323B1 반도체 소자의 시모스(ＣＭＯＳ) 및 그의 제조 방법 有权
标题翻译： CMOS（CMOS）및그의제조방법
公开(公告)号：KR100400323B1
公开(公告)日：2003-10-01
申请号：KR1020010067849
申请日：2001-11-01
申请人： 에스케이하이닉스 주식회사
发明人： 임관용 , 조흥재 , 박대규 , 여인석
IPC分类号： H01L27/085
CPC分类号： H01L21/823857
摘要： The present invention discloses the single gate CMOS with the surface channel manufactured according to the manufacturing method of the present invention is very advantageous for improving the characteristics, yield and reliability of the device, by performing decoupled plasma nitridation (DPN) process on the gate oxide film of the cell NMOS and the peripheral PMOS, respectively, thereby forming a silicon nitride on the surface of the gate oxide film. Further, the single gate CMOS with the surface channel can be formed more easily through the simplified process in overall, without requiring a separate transient ion implantation process, even when the gate electrode of the n polysilicon layer is used, by having the threshold voltage of the cell NMOS be approximately +0.9V, the threshold voltage of the peripheral PMOS be approximately -0.5V and above, and the threshold voltage of the peripheral NMOS be approximately +0.5V and below. In addition, since the cell NMOS already has +0.9V of threshold voltage, back bias does not have to be applied separately to achieve the +0.9V threshold voltage, and the device with low power consumption is formed successfully.
摘要翻译：本发明公开了具有根据本发明的制造方法制造的表面沟道的单栅极CMOS通过在栅极氧化物上执行解耦等离子体氮化（DPN）工艺来改善器件的特性，产量和可靠性是非常有利的单元NMOS和外围PMOS的薄膜，从而在栅氧化膜的表面上形成氮化硅。此外，即使在n +型栅极电极的栅极电极的情况下，通过整体简化工艺可以更容易地形成具有表面沟道的单栅极CMOS，而不需要单独的瞬态离子注入工艺。通过使单元NMOS的阈值电压大约为+ 0.9V，使用多晶硅层，外围PMOS的阈值电压大约为-0.5V及以上，并且外围NMOS的阈值电压大约为+ 0.5V及以下。另外，由于单元NMOS已经具有+ 0.9V的阈值电压，所以不必为了达到+ 0.9V阈值电压而分别施加反向偏置，并且成功地形成了具有低功耗的器件。

7. 发明授权

KR100376876B1 다마신 금속 게이트에서의 자기 정렬 콘택 형성 방법 失效
标题翻译： 다마신금속게이트에서의자기정렬콘택형성방
公开(公告)号：KR100376876B1
公开(公告)日：2003-03-19
申请号：KR1020000037413
申请日：2000-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 장세억 , 김태균 , 여인석
IPC分类号： H01L21/28
CPC分类号： H01L21/76897 , H01L29/665
摘要： The present invention relates to a method for forming a gate electrode in a semiconductor device that is more tolerant of misalignment during contact formation processing. The improved gate structure reduces the formation of shorts between the gate electrode and subsequently formed conductors such as DRAM bit lines and storage lines. The gate electrode is formed from a damascene metal gate electrode having adjacent insulating spacers by partially etching the metal gate electrode to form a trench; depositing a nitride film; and etching the nitride film to form additional protective insulators above outer portions of the gate electrodes. With these protective insulators in place, subsequent contact processing becomes more tolerant of misalignment, reducing rework and improving yield.
摘要翻译：本发明涉及一种用于在半导体器件中形成栅极电极的方法，其在接触形成处理期间更容忍未对准。改进的栅极结构减少了栅极电极和随后形成的诸如DRAM位线和存储线的导体之间的短路的形成。栅电极由具有相邻绝缘间隔物的金属镶嵌金属栅电极通过部分蚀刻金属栅电极形成沟槽而形成; 沉积氮化物膜; 以及蚀刻氮化物膜以在栅电极的外部上方形成额外的保护绝缘体。随着这些保护性绝缘体的到位，后续的接触处理变得更容忍偏差，减少返工和提高产量。

8. 发明授权

KR100345364B1 반도체 소자의 게이트전극 형성방법 失效
公开(公告)号：KR100345364B1
公开(公告)日：2002-09-18
申请号：KR1019980059550
申请日：1998-12-28
申请人： 에스케이하이닉스 주식회사
发明人： 여인석
IPC分类号： H01L21/336
摘要： 본 발명은 금속 게이트전극 형성방법에 관한 것으로, 게이트전극의 패터닝 공정시 손상된 반도체기판 상부의 게이트산화막의 막질을 향상시키고 LDD 이온주입공정시 사용될 산화막을 형성하기 위하여 산화분위기 하에서 열처리할 때 고융점 금속으로 형성된 게이트전극의 특성 열화를 방지하여 반도체소자의 고집적화를 가능하게 하는 기술로서, 상기 고융점금 속의 표면을 절연막으로 감싸는 형식으로 형성한 것이다.

9. 发明授权

KR100333714B1 반도체장치의소자분리막형성방법 失效
公开(公告)号：KR100333714B1
公开(公告)日：2002-08-22
申请号：KR1019980024668
申请日：1998-06-29
申请人： 에스케이하이닉스 주식회사
发明人： 원대희 , 피승호 , 여인석
IPC分类号： H01L21/76
摘要： 본 발명은 반도체 기술분야에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자 분리막 형성방법에 관한 것이며, 더 자세히는 STI(Shallow Trench Isolation) 공정에 관한 것이다. 본 발명은 STI 공정시 트렌치 식각에 의한 기판 손상의 잔류 가능성을 최소화하는 반도체 장치의 소자 분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치가 형성된 상기 반도체 기판을 질소 분위기에서 열처리하는 단계; 열처리를 거친 상기 트렌치의 표면에 희생 산화막을 형성하는 단계; 상기 희생 산화막을 습식 제거하는 단계; 상기 희생 산화막이 습식 제거된 상기 트렌치 표면에 열산화막을 형성하는 단계; 및 상기 열산화막이 형성된 상기 트렌치 내에 절연층을 매립하는 단계를 포함하는 반도체 장치의 소자 분리막 형성방법이 제공된다.

10. 发明授权

KR100349364B1 반도체 소자의 게이트 제조방법 失效
公开(公告)号：KR100349364B1
公开(公告)日：2002-08-21
申请号：KR1020000067945
申请日：2000-11-16
申请人： 에스케이하이닉스 주식회사
发明人： 장세억 , 김태균 , 김재영 , 여인석
IPC分类号： H01L21/336
摘要： 본 발명은 반도체 소자의 게이트 제조방법에 관한 것으로, 소자를 분리하는 필드산화막이 형성된 반도체 기판상에 더미게이트용 절연막을 형성하는 단계; 상기 더미게이트용 절연막 상부에 더미게이트용 실리콘막과 하드마스크막을 차례로 증착하는 단계; 상기 하드마스크막을 마스크 패턴으로 형성하고, 상기 마스크 패턴을 식각장벽으로 하여 상기 더미게이트용 실리콘막을 패터닝하는 단계; 상기 패터닝우의 결과물상에 열산화공정을 진행하여 상기 더미게이트용 실리콘막 양측벽에 열산화막을 형성하는 단계; 상기 더미게이트용 실리콘막 양측벽에 스페이서를 형성하는 단계;상기 스페이서 형성후의 결과물상에 층간절연막을 증착하는 단계; 상기 더미게이트용 실리콘막이 노출되도록 상기 층간절연막을 연마하는 단계; 상기 층간절연막을 식각장벽으로 하여 더미게이트용 실리콘막 및 더미게이트 절연막을 제거하여 다마신 구조를 형성하는 단계; 상기 다마신 구조를 갖는 반도체 기판 전 표면상에 게이트 절연막과 게이트용 금속막을 증착하는 단계; 및 상기 층간절연막이 노출될때까지 상기 게이트용 금속막과 게이트 절연막을 연마하는 단계를 포함하는 것을 특징으로 한다. 이에의해 다마신 구조 형성에서 더미게이트 실리콘막 식각시 발생할 수 있는 언더 컷을 방지할 수 있다.

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