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1. 发明公开

KR1020020036134A 반도체장치의 비트라인 콘택 레이아웃 失效
标题翻译：半导体器件位线接触的布局
公开(公告)号：KR1020020036134A
公开(公告)日：2002-05-16
申请号：KR1020000066154
申请日：2000-11-08
申请人： 에스케이하이닉스 주식회사
发明人： 송병옥 , 고상기 , 오희중 , 김재형
IPC分类号： H01L27/04
摘要： PURPOSE: A layout of a bit line contact of a semiconductor device is provided to prevent an adjacent bit line from being short-circuited through the bit line contact, by forming a landing plug in direct contact with an impurity diffusion region of a substrate and by forming an open portion of the landing plug only in a main cell area. CONSTITUTION: The main cell area and a dummy cell area are defined in a semiconductor substrate(20) of the first conductivity type where the active region(21) and an isolation region are defined by a field insulation layer. A pair of word lines(220,221) crossing the active region are formed on the substrate. An impurity doping region of the second conductivity type is formed in the active region not overlapping the word line. The first interlayer dielectric covers the substrate. The first to third landing plugs(230,231,232) penetrate a predetermined portion of the first interlayer dielectric and comes in contact with the impurity doping region in the main cell area. The fourth and fifth landing plugs(233,234) penetrate a predetermined portion of the first interlayer dielectric and comes in contact with the impurity doping region in the dummy cell area. The second interlayer dielectric is formed on the first interlayer dielectric to cover the landing plugs. A bit line is disposed on the second interlayer dielectric, in contact with only the bit line contact plug in the main cell area and in perpendicular to the word line.
摘要翻译：目的：提供半导体器件的位线接触的布局，以通过形成与衬底的杂质扩散区域直接接触的着陆插塞，并通过与衬底的杂质扩散区域直接接触来防止相邻位线与位线接触短路仅在主电池区域中形成着陆塞的开口部分。构成：主电池区域和虚设电池区域被限定在第一导电类型的半导体衬底（20）中，其中有源区域（21）和隔离区域由场绝缘层限定。在基板上形成与有源区交叉的一对字线（220,221）。在不与字线重叠的有源区域中形成第二导电类型的杂质掺杂区域。第一层间电介质覆盖基板。第一至第三着陆塞（230,231,232）穿透第一层间电介质的预定部分并与主电池区中的杂质掺杂区接触。第四和第五着陆塞（233,234）穿透第一层间电介质的预定部分并与虚拟电池区中的杂质掺杂区接触。第二层间电介质形成在第一层间电介质上以覆盖着陆塞。位线布置在第二层间电介质上，仅与主单元区域中的位线接触插塞接触并且垂直于字线。

2. 发明公开

KR1020020024375A 반도체장치의 비트라인 콘택 및 그 제조방법 失效
标题翻译：半导体器件的位线接触及其制造方法
公开(公告)号：KR1020020024375A
公开(公告)日：2002-03-30
申请号：KR1020000056110
申请日：2000-09-25
申请人： 에스케이하이닉스 주식회사
发明人： 오희중 , 고상기 , 송병옥 , 김재형
IPC分类号： H01L21/28
摘要： PURPOSE: A bit line contact of a semiconductor device is provided to prevent an error caused by a defect occurring during a write/read operation in a memory cell, by basically preventing an electrical short-circuit between a bit line contact plug and a storage electrode node. CONSTITUTION: A transistor is formed in a semiconductor substrate(40) including the first conductive region and the second conductive region. The first interlayer dielectric covers the semiconductor substrate. The first and second landing pads penetrate the first interlayer dielectric, electrically connected to the first and second conductive regions, respectively. The second interlayer dielectric is formed on the first interlayer dielectric. The bit line contact plug(46) penetrates the second interlayer dielectric, electrically contacting the first landing plug. The first sidewall spacer(45) is interposed between the bit line contact plug and the second interlayer dielectric, made of an insulation material. A bit line(47) is in contact with the upper surface of the bit line contact plug, formed on the second interlayer dielectric. The third interlayer dielectric is formed on the second interlayer dielectric to cover the bit line. The storage electrode node penetrates the third and second interlayer dielectrics, electrically connected to the second landing pad.
摘要翻译：目的：通过基本上防止位线接触插头和存储电极之间的电短路，提供半导体器件的位线接触以防止在存储单元的写/读操作期间发生的缺陷引起的误差节点。构成：在包括第一导电区域和第二导电区域的半导体衬底（40）中形成晶体管。第一层间电介质覆盖半导体衬底。第一和第二着陆焊盘穿透分别电连接到第一和第二导电区域的第一层间电介质。第二层间电介质形成在第一层间电介质上。位线接触插头（46）穿透第二层间电介质，电接触第一着陆插头。第一侧壁间隔件（45）介于由绝缘材料制成的位线接触插塞和第二层间电介质之间。位线（47）与形成在第二层间电介质上的位线接触插塞的上表面接触。第三层间电介质形成在第二层间电介质上以覆盖位线。存储电极节点穿透电连接到第二着陆焊盘的第三和第二层间电介质。

3. 发明公开

KR1020060084107A 플래쉬 메모리 소자의 제조 방법 无效
公开(公告)号：KR1020060084107A
公开(公告)日：2006-07-24
申请号：KR1020050004121
申请日：2005-01-17
申请人： 에스케이하이닉스 주식회사
发明人： 송병옥
IPC分类号： H01L27/115 , H01L21/336 , H01L21/8247
CPC分类号： H01L21/76897 , H01L21/2652 , H01L21/28273
摘要： 본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 셀 영역 및 선택 트랜지스터 영역에 다수의 게이트를 형성함과 동시에 선택 트랜지스터의 게이트 사이의 콘택 형성 영역에 게이트와 동일 패턴으로 플러그를 형성함으로써 인접 배선과의 단락등의 문제를 해결할 수 있어 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다.

NAND 플래쉬, 선택 트랜지스터, 플러그, 단락

4. 发明授权

KR100364802B1 더미 셀 배치 방법 失效
标题翻译：如何放置虚拟细胞
公开(公告)号：KR100364802B1
公开(公告)日：2002-12-16
申请号：KR1020000064869
申请日：2000-11-02
申请人： 에스케이하이닉스 주식회사
发明人： 고상기 , 송병옥 , 오희중 , 김재형
IPC分类号： H01L27/04
摘要： 본 발명은 로딩 효과(loading effect)로부터 메모리 셀을 보호하도록 한 더미 셀 배치 방법에 관한 것으로서, 반도체 기판의 액티브 영역을 가로지르면서 일방향으로 일정한 간격을 갖는 게이트 전극과, 상기 게이트 전극 사이의 액티브 영역에 랜딩 패드와, 상기 랜딩 패드에 연결되는 비트 라인 콘택과, 상기 비트 라인 콘택을 지나며 상기 게이트 전극과 수직한 방향을 형성되는 비트 라인을 포함하여 구성된 메모리 셀의 로딩 효과를 줄이기 위한 더미 셀 배치 방법에 있어서, 상기 반도체 기판의 최외각부에 비트 라인 콘택 대신에 스토리지 노드 콘택을 배치하고, 상기 스토리지 노드 콘택에 전기적으로 연결되는 더미 셀을 배치하는 것을 특징으로 한다.

5. 发明公开

KR1020020050462A 반도체 소자 및 그의 제조 방법 无效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020020050462A
公开(公告)日：2002-06-27
申请号：KR1020000079613
申请日：2000-12-21
申请人： 에스케이하이닉스 주식회사
发明人： 송병옥
IPC分类号： H01L21/24
摘要： PURPOSE: A semiconductor device and a method for manufacturing the same are provided to simplify manufacturing processes by simultaneously forming a metal silicide at a contact portion of a peripheral region and on surface of a plug of a cell region. CONSTITUTION: A plurality of gate electrode patterns are formed on a semiconductor substrate having a cell region and a peripheral region. Impurity diffusion regions are formed in the semiconductor substrate by using the gate electrode patterns as an implantation mask. A conductive plug is formed on the impurity diffusion region of the cell region. Metal silicide films(35) are formed on the conductive plug of the cell region and at the impurity diffusion region of the peripheral region.
摘要翻译：目的：提供一种半导体器件及其制造方法，以通过在外围区域的接触部分和电池区域的插塞的表面上同时形成金属硅化物来简化制造工艺。构成：在具有单元区域和周边区域的半导体基板上形成多个栅电极图案。通过使用栅电极图案作为注入掩模，在半导体衬底中形成杂质扩散区。在电池区域的杂质扩散区域上形成导电插塞。金属硅化物膜（35）形成在电池区域的导电插塞和周边区域的杂质扩散区域上。

6. 发明公开

KR1020020039839A 반도체 소자의 제조방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020020039839A
公开(公告)日：2002-05-30
申请号：KR1020000069659
申请日：2000-11-22
申请人： 에스케이하이닉스 주식회사
发明人： 김재형 , 고상기 , 송병옥 , 오희중
IPC分类号： H01L21/3213
CPC分类号： H01L27/112 , H01L21/823456 , H01L27/105 , H01L27/11286
摘要： PURPOSE: A fabrication method of semiconductor devices is provided to reduce a resistivity of a gate by preventing oxidation of the gate and remaining a polysilicon on the gate. CONSTITUTION: A plurality of gates(37) staked sequentially a gate oxide, a first polysilicon layer(33), a tungsten film(34), a silicon nitride(35) and a cap oxide(36) are formed on a semiconductor substrate(31) having a cell and a peripheral region. An insulating spacer(39) is formed at both sidewalls of the stacked gates(37). After depositing a second polysilicon layer on the resultant structure, the second polysilicon layer formed on the cell region is then partially removed. The surface of the gates(37) of the cell region is exposed by CMP(Chemical Mechanical Polishing). A masking layer(42a) is formed on the cell region. The second polysilicon layer of the peripheral region is then removed by using the masking layer(42a) as a mask.
摘要翻译：目的：提供半导体器件的制造方法，以通过防止栅极氧化并在栅极上剩余多晶硅来降低栅极的电阻率。构成：在半导体衬底上形成多个栅极（37），栅极氧化物，第一多晶硅层（33），钨膜（34），氮化硅（35）和氧化碳（36） 31）具有电池和外围区域。绝缘间隔物（39）形成在层叠栅极（37）的两个侧壁处。在所得结构上沉积第二多晶硅层之后，形成在单元区域上的第二多晶硅层然后被部分去除。电池区域的栅极（37）的表面通过CMP（化学机械抛光）曝光。在单元区域上形成掩模层（42a）。然后通过使用掩模层（42a）作为掩模去除外围区域的第二多晶硅层。

7. 发明公开

KR1020000051379A 반도체 메모리 제조방법 失效
标题翻译：制造半导体存储器的方法
公开(公告)号：KR1020000051379A
公开(公告)日：2000-08-16
申请号：KR1019990001798
申请日：1999-01-21
申请人： 에스케이하이닉스 주식회사
发明人： 송병옥
IPC分类号： H01L21/8239
摘要： PURPOSE: A method for fabricating a semiconductor memory is provided which can form a CoSi2 selectively on a gate of a cell transistor. CONSTITUTION: A method for fabricating a semiconductor memory includes the steps of: defining a memory cell region(10) where a memory cell is to be formed and a peripheral circuit region(20) where a peripheral circuit of the semiconductor memory is to be formed on a top of a substrate; depositing a gate oxide, a polycrystalline silicon and an oxide film(9) on top of the memory cell region and the peripheral circuit region in sequence, and etching a part of the oxide film through photolithography and revealing the polycrystalline silicon on bottom of the etched oxide, and then etching a part of the top part of the revealed polycrystalline silicon; forming a silicide on top of the etched region of the revealed polycrystalline silicon; and forming a gate(4) on top of the memory cell region and the peripheral circuit region by removing the oxide film and patterning the revealed polycrystalline silicon and the gate oxide on bottom of the revealed polycrystalline silicon. The method improves the operation speed of the semiconductor memory, by forming CoSi2(8) not only on top of the gate, source and drain of a MOS transistor on the peripheral circuit region but also on the gate of a cell transistor formed on the memory cell region.
摘要翻译：目的：提供一种可以在单元晶体管的栅极上选择性地形成CoSi 2的半导体存储器的制造方法。构成：制造半导体存储器的方法包括以下步骤：定义要形成存储单元的存储单元区域（10）和要形成半导体存储器的外围电路的外围电路区域（20）在基材的顶部; 在存储单元区域和外围电路区域的顶部依次沉积栅极氧化物，多晶硅和氧化物膜（9），并通过光刻蚀刻一部分氧化膜，并在蚀刻的底部上露出多晶硅氧化物，然后蚀刻露出的多晶硅的顶部的一部分; 在所揭示的多晶硅的蚀刻区域的顶部上形成硅化物; 以及通过去除氧化膜并在所揭示的多晶硅的底部上图案化所揭露的多晶硅和栅极氧化物，在存储单元区域和外围电路区域的顶部上形成栅极（4）。该方法不仅在外围电路区域上的MOS晶体管的栅极，源极和漏极的顶部，而且在形成在存储器上的单元晶体管的栅极上形成CoSi2（8），从而提高了半导体存储器的操作速度细胞区域。

8. 发明公开

KR1020080002500A 상변환 기억 소자 및 그의 제조방법 失效
标题翻译：相变存储器件及其制造方法
公开(公告)号：KR1020080002500A
公开(公告)日：2008-01-04
申请号：KR1020060061367
申请日：2006-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 장헌용 , 송병옥
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L45/06 , G11C13/0004 , H01L45/1233 , H01L45/143 , H01L45/144
摘要： A method for fabricating a phase change memory device is provided to reduce the size of a cell and the entire chip size forming a phase change cell in each unit cell while using one trench between two unit cells. An interlayer dielectric is formed on a semiconductor substrate(20) with a plurality of unit cell regions. A lower electrode contact(24) is formed in the interlayer dielectric of each unit cell. A first phase change layer(25) and a hard mask(26) are formed as a pattern type on the interlayer dielectric including the lower electrode contact. The hard mask can be made of a nitride layer or an oxide layer. Part of the interlayer dielectric between the first phase change layers in the adjacent two unit cells is etched to form a trench(27). A phase change material layer is conformally formed on the resultant structure. The phase change material layer in the trench is separated to form a second phase change layer(28a) surrounding the lateral surfaces of the first phase change layer of a unit cell corresponding to both sides of the trench. An upper electrode contact(32) is formed which comes in contact with the second phase change layer formed in each unit cell. The trench can be smaller than the first phase change layer of the pattern type.
摘要翻译：提供了一种用于制造相变存储器件的方法，以便在使用两个单元电池之间的一个沟槽的同时，减小每个单元电池中形成相变单元的单元的尺寸和整个芯片尺寸。在具有多个单元电池区域的半导体衬底（20）上形成层间电介质。在每个单电池的层间电介质中形成下电极接触（24）。在包括下电极接触件的层间电介质上形成第一相变层（25）和硬掩模（26）作为图案类型。硬掩模可以由氮化物层或氧化物层制成。在相邻的两个单元电池中的第一相变层之间的层间电介质的一部分被蚀刻以形成沟槽（27）。在所得结构上共形地形成相变材料层。分离沟槽中的相变材料层以形成围绕对应于沟槽两侧的单元电池的第一相变层的侧表面的第二相变层（28a）。形成与形成在每个单电池中的第二相变层接触的上电极接触件（32）。沟槽可以小于图案类型的第一相变层。

9. 发明公开

KR1020050102010A 반도체 메모리 장치의 제조방법 失效
公开(公告)号：KR1020050102010A
公开(公告)日：2005-10-25
申请号：KR1020040027273
申请日：2004-04-20
申请人： 에스케이하이닉스 주식회사
发明人： 장헌용 , 송병옥
IPC分类号： H01L21/82
摘要： 본 발명은 다수의 퓨즈를 구비하는 반도체 메모리 장치에 있어서, 퓨즈의 상단에 일정한 두께의 절연막을 남겨, 신뢰성있는 리페어공정을 진행할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 적어도 하나이상의 퓨즈를 형성하는 단계; 상기 퓨즈상에 제1 층간절연막을 형성하는 단계; 상기 퓨즈가 형성된 영역위의 상기 제1 층간절연막상에 금속배선을 형성하는 단계; 상기 금속배선위에 제2 층간절연막을 형성하는 단계; 상기 퓨즈가 형성된 영역상의 상기 제2 층간절연막을 제거하는 단계; 및 상기 금속배선을 제거하는 단계를 포함하는 반도체 메모리 장치의 제조방법를 제공한다.

10. 发明授权

KR100511931B1 반도체 메모리 제조방법 失效
标题翻译：半导体存储器的制造方法
公开(公告)号：KR100511931B1
公开(公告)日：2005-09-02
申请号：KR1019990001798
申请日：1999-01-21
申请人： 에스케이하이닉스 주식회사
发明人： 송병옥
IPC分类号： H01L21/8239
摘要： 본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 메모리의 셀트랜지스터의 소스 및 드레인에 CoSi
2 를 형성하지 않음으로써, 누설전류의 발생을 억제하게 되나 셀트랜지스터의 게이트에도 CoSi
2 를 형성하지 않음으로써 동작속도가 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 메모리셀이 형성될 메모리셀영역과 반도체 메모리의 주변회로를 형성할 주변회로영역을 정의하는 단계와; 상기 메모리셀영역과 주변회로영역의 상부에 게이트산화막과 다결정실리콘 및 산화막을 순차적으로 증착하고, 사진식각공정을 통해 상기 산화막의 일부영역을 식각하여 그 하부의 다결정실리콘을 노출시킨 후, 노출된 다결정실리콘의 상부일부를 식각하는 단계와; 상기 노출된 다결정실리콘의 식각영역 상부에 실리사이드를 형성하는 단계와; 상기 산화막을 제거하고, 노출된 다결정실리콘 및 그 하부의 게이트산화막을 패터닝하여 상기 메모리셀영역과 주변회로영역의 상부에 그 상부중앙에 실리사이드가 형성된 게이트를 형성하는 단계를 포함하여 주변회로영역의 모스 트랜지스터의 게이트와 소스 및 드레인의 상부 뿐만 아니라 메모리셀영역에 형성한 셀트랜지스터의 게이트에 CoSi
2 를 형성함으로써, 반도체 메모리의 동작속도를 향상시키는 효과가 있다.

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