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1. 发明公开

KR1020150098246A 발광 소자 및 그 제조 방법, 발광 장치의 제조 방법, 조명 장치, 백라이트, 표시 장치 및 다이오드 无效
标题翻译：发光元件及其制造方法，发光装置的制造方法，照明装置，背光，显示装置和二极管
公开(公告)号：KR1020150098246A
公开(公告)日：2015-08-27
申请号：KR1020157021465
申请日：2011-06-22
申请人： 샤프 가부시키가이샤
发明人： 시바타아키히데 , 네지시데츠 , 고미야겐지 , 야오이요시후미 , 시오미다케시 , 이와타히로시 , 다카하시아키라
IPC分类号： H01L33/24 , H01L33/42 , H01L33/22 , H01L33/00 , G02F1/1335
CPC分类号： H01L33/64 , G02F1/133603 , H01L25/0753 , H01L31/035227 , H01L31/03529 , H01L31/052 , H01L31/054 , H01L31/0547 , H01L33/0079 , H01L33/08 , H01L33/14 , H01L33/18 , H01L33/20 , H01L33/24 , H01L33/26 , H01L33/32 , H01L33/42 , H01L33/58 , H01L2924/0002 , Y02E10/52 , H01L2924/00
摘要： 이 발광 소자(100)는, n형 GaN 반도체 기초부(113)와, n형 GaN 반도체 기초부(113) 상에 세워 설치한 상태로 서로 간격을 두고 형성된 복수의 n형 GaN 막대형 반도체(121)와, n형 GaN 막대형 반도체(121)를 덮는 p형 GaN 반도체층(123)을 구비하였다. n형 GaN 막대형 반도체(121)는 막대형 반도체(121)에 n형을 부여하는 불순물량을 증가시킴으로써 용이하게 저저항화할 수 있다. 그 때문에, n형 GaN 막대형 반도체(121)의 길이를 길게 해도, n형 GaN 막대형 반도체(121)의 저항의 증대가 억제되어, n형 GaN 막대형 반도체(121)의 근원부로부터 선단부에 걸쳐 균일하게 발광시킬 수 있다.

2. 发明公开

KR1020040073382A 반도체 메모리장치, 디스플레이장치, 및 휴대전자기기 有权
标题翻译：半导体存储器件，显示单元和便携式电子仪器读取存储单元中存储的信息
公开(公告)号：KR1020040073382A
公开(公告)日：2004-08-19
申请号：KR1020040009266
申请日：2004-02-12
申请人： 샤프 가부시키가이샤
发明人： 이와타히로시 , 시바타아키히데 , 야오이요시후미 , 이와세야스아키 , 나와키마사루 , 모리카와요시나오 , 타나카켄이치
IPC分类号： H01L27/115
CPC分类号： H01L21/28273 , G11C16/0408 , H01L21/28282 , H01L29/7923
摘要： PURPOSE: A semiconductor memory device is provided to read the information stored in a memory cell by forming a semiconductor memory device in such a way that the output of the memory cell is inputted to an amplifier. CONSTITUTION: A gate electrode(104) is formed on a semiconductor layer through a gate insulation layer(103). A channel region is disposed under the gate electrode. A diffusion region(107a,107b) has a conductivity type different from that of the channel region, disposed at both sides of the channel region. A memory function unit(105a,105b) has a function of maintaining charges, formed at both sides of the gate electrode. An amplifier is prepared. The memory cell(1) and the amplifier are coupled to each other in such a way that the output of the memory cell is inputted to the amplifier.
摘要翻译：目的：提供一种半导体存储器件，用于通过以存储单元的输出被输入到放大器的方式形成半导体存储器件来读取存储在存储器单元中的信息。构成：通过栅极绝缘层（103）在半导体层上形成栅电极（104）。沟道区设置在栅极下方。扩散区域（107a，107b）具有与沟道区域不同的导电类型，设置在沟道区域的两侧。记忆功能单元（105a，105b）具有保持形成在栅电极两侧的电荷的功能。准备放大器。存储单元（1）和放大器以使得存储单元的输出被输入到放大器的方式彼此耦合。

3. 发明公开

KR1020000029081A 래치 회로 失效
标题翻译：锁定电路
公开(公告)号：KR1020000029081A
公开(公告)日：2000-05-25
申请号：KR1019990044567
申请日：1999-10-14
申请人： 샤프 가부시키가이샤
发明人： 야오이요시후미 , 사토유이치
IPC分类号： H03K19/00
CPC分类号： H03K3/0372
摘要： PURPOSE: A latch circuit is to reduce a number of transistor to be needed in a static flip-flop circuit. CONSTITUTION: A dynamic D-typed flip-flop circuit comprises a master latch(1) and a slave latch(2). The master latch includes a P-typed dynamic threshold MOS transistor(3) and an inverter(4). The slave latch includes an N-typed DTMOS(Dynamic Threshold Metal Oxide Semiconductor) transistor(5) and an inverter(6). The P-DTMOS transistor is provided at its gate with a clock signal. The P-DTMOS transistor is applied with an input data signal, and outputs the data signal to the inverter according to the clock signal. The inverter inverts the received signal and outputs an inverted signal. The N-DTMOS transistor is provided at its gate with a clock signal. The N-DTMOS transistor is applied with a signal, and outputs the signal to the inverter according to the clock signal. The inverter inverts the received signal and outputs an inverted signal.
摘要翻译：目的：锁存电路是为了减少静态触发器电路中需要的晶体管数量。构成：动态D型触发器电路包括主锁存器（1）和从锁存器（2）。主锁存器包括P型动态阈值MOS晶体管（3）和反相器（4）。从锁存器包括N型DTMOS（动态阈值金属氧化物半导体）晶体管（5）和逆变器（6）。 P-DTMOS晶体管在其门口提供时钟信号。 P-DTMOS晶体管采用输入数据信号，并根据时钟信号将数据信号输出到逆变器。反相器反相接收信号并输出反相信号。 N-DTMOS晶体管在其栅极处提供时钟信号。 N-DTMOS晶体管被施加一个信号，并根据时钟信号将信号输出到逆变器。反相器反相接收信号并输出反相信号。

4. 发明公开

KR1020130093115A 발광 소자 및 그 제조 방법, 발광 장치의 제조 방법, 조명 장치, 백라이트, 표시 장치 및 다이오드 无效
标题翻译：发光元件及其制造方法，发光装置的制造方法，照明装置，背光，显示装置和二极管
公开(公告)号：KR1020130093115A
公开(公告)日：2013-08-21
申请号：KR1020137007755
申请日：2011-06-22
申请人： 샤프 가부시키가이샤
发明人： 시바타아키히데 , 네지시데츠 , 고미야겐지 , 야오이요시후미 , 시오미다케시 , 이와타히로시 , 다카하시아키라
IPC分类号： H01L33/24 , H01L33/04 , H01L33/22 , G02F1/13357
CPC分类号： H01L33/64 , G02F1/133603 , H01L25/0753 , H01L31/035227 , H01L31/03529 , H01L31/052 , H01L31/054 , H01L31/0547 , H01L33/0079 , H01L33/08 , H01L33/14 , H01L33/18 , H01L33/20 , H01L33/24 , H01L33/26 , H01L33/32 , H01L33/42 , H01L33/58 , H01L2924/0002 , Y02E10/52 , H01L2924/00
摘要： 이 발광 소자(100)는, n형 GaN 반도체 기초부(113)와, n형 GaN 반도체 기초부(113) 상에 세워 설치한 상태로 서로 간격을 두고 형성된 복수의 n형 GaN 막대형 반도체(121)와, n형 GaN 막대형 반도체(121)를 덮는 p형 GaN 반도체층(123)을 구비하였다. n형 GaN 막대형 반도체(121)는 막대형 반도체(121)에 n형을 부여하는 불순물량을 증가시킴으로써 용이하게 저저항화할 수 있다. 그 때문에, n형 GaN 막대형 반도체(121)의 길이를 길게 해도, n형 GaN 막대형 반도체(121)의 저항의 증대가 억제되어, n형 GaN 막대형 반도체(121)의 근원부로부터 선단부에 걸쳐 균일하게 발광시킬 수 있다.

5. 发明公开

KR1020130033450A 미세한 물체의 배치 방법, 배열 장치, 조명 장치 및 표시 장치 无效
标题翻译：处理精细物体的方法，安装精细物体的装置，照明装置和显示装置
公开(公告)号：KR1020130033450A
公开(公告)日：2013-04-03
申请号：KR1020137003368
申请日：2011-06-14
申请人： 샤프 가부시키가이샤
发明人： 시바타아키히데 , 네지시데츠 , 고미야겐지 , 야오이요시후미 , 시오미다케시 , 이와타히로시 , 다카하시아키라
IPC分类号： G02F1/167 , G02F1/19
CPC分类号： C25D13/00 , H01L21/479 , H01L24/75 , H01L24/80 , H01L24/95 , H01L24/97 , H01L25/0753 , H01L27/156 , H01L33/18 , H01L33/24 , H01L33/32 , H01L2224/08238 , H01L2224/75655 , H01L2224/75723 , H01L2224/7598 , H01L2224/80143 , H01L2224/95101 , H01L2224/95145 , H01L2224/97 , H01L2924/12036 , H01L2924/12041 , H01L2924/12042 , H01L2924/14 , H01L2924/15788 , H01L2924/00
摘要： 이 미세한 물체의 배치 방법은, 기판 준비 공정에서, 제1 전극(111)과 제2 전극(112)이 대향하는 장소에서 미세한 물체(120)가 배치되는 위치가 규정되는 기판(110)을 준비하고, 유체 도입 공정에서, 유체(121)를 기판(110) 위에 도입한다. 유체(121)는, 복수의 미세한 물체(120)를 포함한다. 미세한 물체(120)는, 유전체로 제작한 표면측 층(130)과 반도체로 제작한 이면측 층(131)을 배향 구조로서 갖는 다이오드 소자다. 그리고, 미세 물체 배치 공정에서, 제1 전극(111)과 제2 전극(112)의 사이에 교류 전압을 인가함으로써, 미세한 물체(120)를 유전 영동으로 제1 전극(111)과 제2 전극(112)이 대향하는 장소(A)에서 미리 정해진 위치이면서 또한 표면측 층(130)을 상향으로 배치한다.

6. 发明公开

KR1020110041401A 발광 장치 및 그 제조 방법 无效
标题翻译：发光装置及其制造方法
公开(公告)号：KR1020110041401A
公开(公告)日：2011-04-21
申请号：KR1020100094246
申请日：2010-09-29
申请人： 샤프 가부시키가이샤
发明人： 시바타아키히데 , 네기시테쯔 , 모리시타사토시 , 코미야켄지 , 이와타히로시 , 타카하시아키라 , 야오이요시후미
IPC分类号： H05B37/02
CPC分类号： H05B33/0806 , H05B33/0803 , H05B33/0821 , H05B33/0824
摘要： PURPOSE: A light emitting device and manufacturing method thereof are provided to eliminate a need of aligning the polarities of light emitting diodes. CONSTITUTION: A light emitting device comprises a first electrode(501), a second electrode(502), at least one parallel configuration unit, and a light emitting diode circuit. The parallel configuration unit is configured by light emitting diodes which are connected between the first electrode and the second electrode in parallel. The light emitting diode circuit is connected between the first electrode and the second electrode. The light emitting diodes are made of a first light emitting diode and a second light emitting diode. The light emitting diodes are operated by applying AC power between the first electrode and the second electrode.
摘要翻译：目的：提供发光器件及其制造方法，以消除对准发光二极管的极性的需要。构成：发光器件包括第一电极（501），第二电极（502），至少一个并联配置单元和发光二极管电路。并联配置单元由并联的第一电极和第二电极之间的发光二极管构成。发光二极管电路连接在第一电极和第二电极之间。发光二极管由第一发光二极管和第二发光二极管构成。通过在第一电极和第二电极之间施加AC电力来操作发光二极管。

7. 发明授权

KR100599231B1 반도체 메모리장치, 디스플레이장치, 및 휴대전자기기 有权
标题翻译：半导体存储器件，显示器件和便携式电子设备
公开(公告)号：KR100599231B1
公开(公告)日：2006-07-12
申请号：KR1020040009266
申请日：2004-02-12
申请人： 샤프 가부시키가이샤
发明人： 이와타히로시 , 시바타아키히데 , 야오이요시후미 , 이와세야스아키 , 나와키마사루 , 모리카와요시나오 , 타나카켄이치
IPC分类号： H01L27/115
CPC分类号： H01L21/28273 , G11C16/0408 , H01L21/28282 , H01L29/7923
摘要： 반도체 메모리장치는 게이트 절연막을 통해 반도체층상에 형성된 게이트 전극, 상기 게이트 전극 아래에 배치된 채널영역, 상기 채널영역의 양측에 배치되고, 상기 채널영역의 반대의 도전형을 가지는 확산영역, 상기 게이트 전극의 양측에 형성되고 전하를 유지하는 기능을 가지는 메모리 기능 유닛을 가지는 메모리셀; 및 증폭기를 포함하고, 상기 메모리셀의 출력은 상기 증폭기에 입력되도록 상기 메모리셀과 상기 증폭기가 서로 접속되어 있다.

8. 发明授权

KR100379607B1 래치 회로 失效
标题翻译： 래치회로
公开(公告)号：KR100379607B1
公开(公告)日：2003-06-02
申请号：KR1019990044567
申请日：1999-10-14
申请人： 샤프 가부시키가이샤
发明人： 야오이요시후미 , 사토유이치
IPC分类号： H03K19/00
CPC分类号： H03K3/0372
摘要： A latch circuit includes a first circuit including an N-MOS transistor having a first electrode receiving a signal, a second electrode outputting the signal, a gate electrode, and a P-well, and a first inverter including input and output terminals. The second electrode of the N-MOS transistor is electrically connected to the input terminal of the first inverter, and the gate electrode of the N-MOS transistor is electrically connected to the P-well of the N-MOS transistor.
摘要翻译：一种锁存电路包括：第一电路，包括具有接收信号的第一电极，输出信号的第二电极，栅电极和P阱的N-MOS晶体管，以及包括输入和输出端子的第一反相器。 N-MOS晶体管的第二电极电连接到第一反相器的输入端，并且N-MOS晶体管的栅极电连接到N-MOS晶体管的P阱。

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