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1. 发明授权

KR101728141B1 에피택시얼 블로킹막을 이용하는 반도체 장치의 제조 방법 有权
标题翻译：用于制造使用外延阻挡膜的半导体器件的方法
公开(公告)号：KR101728141B1
公开(公告)日：2017-04-18
申请号：KR1020100094317
申请日：2010-09-29
申请人： 삼성전자주식회사
发明人： 이정찬 , 이승재 , 신유균 , 곽대영 , 정병석
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/823814 , H01L21/823425
摘要： 에피택시얼블로킹막을이용한반도체장치의제조방법이제공된다. 상기반도체장치의제조방법은, PMOS 트랜지스터영역및 NMOS 트랜지스터영역이정의된기판을제공하고, 상기 PMOS 트랜지스터영역에제1 게이트구조물을, 상기 NMOS 트랜지스터영역에제2 게이트구조물을형성하고, 질소가포함된가스분위기에서플라즈마를이용하여, 상기 PMOS 트랜지스터영역내의소오스/드레인영역에제1 에피택시얼블로킹막을, 상기 NMOS 트랜지스터영역내의소오스/드레인영역에제2 에피택시얼블로킹막을형성하고, 상기제2 에피택시얼블로킹막을제거하고, 상기 NMOS 트랜지스터영역의소오스/드레인영역상에제1 에피택시얼층을형성하는것을포함한다.
摘要翻译：提供了一种使用外延阻挡膜制造半导体器件的方法。一种半导体器件的制造方法，提供了PMOS晶体管区域和NMOS晶体管区域限定的基板上，并且形成所述第一栅极结构到PMOS晶体管区域的第二栅极结构，在含有氮的NMOS晶体管区第二通过在气体气氛中使用等离子体，以形成源/漏区中的第一外延在PMOS晶体管区域的遮光膜，膜第二外延阻断源/漏区中的NMOS晶体管区域，去除外延阻挡膜并在NMOS晶体管区的源极/漏极区上形成第一外延层。

2. 发明公开

KR1020120032792A 에피택시얼 블로킹막을 이용하는 반도체 장치의 제조 방법 有权
标题翻译：使用阻挡层制造半导体器件的方法
公开(公告)号：KR1020120032792A
公开(公告)日：2012-04-06
申请号：KR1020100094317
申请日：2010-09-29
申请人： 삼성전자주식회사
发明人： 이정찬 , 이승재 , 신유균 , 곽대영 , 정병석
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/823814 , H01L21/823425 , H01L21/8238
摘要： PURPOSE: A semiconductor device manufacturing method which uses an epitaxial blocking film is provided to secure an area which is wider than an area for forming a metal contact, thereby improving a gap-fill margin of an interlayer insulating film. CONSTITUTION: A semiconductor substrate(2) comprises device separation regions(5,6), a PMOS(P-channel Metal Oxide Semiconductor) transistor region(100), and an NMOS(N-channel Metal Oxide Semiconductor) transistor region(200). First and second gate structures(110,210) are respectively formed on the PMOS transistor region and the NMOS transistor region. Gate electrodes(115,215) are formed on gate dielectric film patterns(117,217). An epitaxial blocking film(221) is formed by nitrifying the surface of the substrate. The thickness of an SiN film of the epitaxial blocking film is in a range of 10 to 200Å.
摘要翻译：目的：提供一种使用外延阻挡膜的半导体器件制造方法，以确保比用于形成金属接触区域宽的区域，从而提高层间绝缘膜的间隙填充余量。构成：半导体衬底（2）包括器件分离区（5,6），PMOS（P沟道金属氧化物半导体）晶体管区（100）和NMOS（N沟道金属氧化物半导体）晶体管区（200）。第一和第二栅极结构（110,210）分别形成在PMOS晶体管区域和NMOS晶体管区域上。栅电极（115,215）形成在栅极电介质膜图案（117,217）上。通过使基板的表面硝化来形成外延阻挡膜（221）。外延阻挡膜的SiN膜的厚度为10〜200的范围。

3. 发明授权

KR102243492B1 반도체 장치 및 이의 제조 방법 有权
公开(公告)号：KR102243492B1
公开(公告)日：2021-04-23
申请号：KR1020140091964
申请日：2014-07-21
申请人： 삼성전자주식회사
发明人： 구경범 , 김완돈 , 현상진 , 김신혜 , 전택수 , 정병석
IPC分类号： H01L29/78 , H01L21/336
摘要： 본발명은반도체장치및 이의제조방법에관한것으로, 보다구체적으로, 활성패턴이제공된기판; 상기활성패턴을가로지르는게이트전극; 및상기게이트전극상의게이트캡핑구조체를포함할수 있다. 상기게이트캡핑구조체는서로다른특성을갖는 2개이상의게이트캡핑패턴들을포함하므로, 콘택플러그들을효과적으로자기정렬(self-align) 시킬수 있음과동시에소자의동작속도및 특성을개선할수 있다.

4. 发明公开

KR1020130007059A 반도체 장치의 제조 방법 无效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020130007059A
公开(公告)日：2013-01-18
申请号：KR1020110063089
申请日：2011-06-28
申请人： 삼성전자주식회사
发明人： 이정찬 , 이승재 , 허재성 , 곽대영 , 강상범 , 정병석 , 줄카네인
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/823456 , H01L21/82345 , H01L21/823842 , H01L21/82385 , H01L29/495 , H01L29/4966 , H01L29/4975 , H01L29/66545 , H01L29/66712
摘要： PURPOSE: A method for manufacturing a semiconductor device is provided to implement a high speed operation at a low voltage by reducing the size of each pattern comprising a unit device. CONSTITUTION: An interlayer dielectric layer(114) is formed on a substrate(100). The interlayer dielectric layer includes a trench(115). A first metal layer, a second metal layer, and a third metal layer are formed on the interlayer dielectric layer. A sacrificial pattern is formed in the trench. A spacer pattern is formed on the side of the first metal layer.
摘要翻译：目的：提供一种制造半导体器件的方法，通过减小包括单元器件的每个图案的尺寸来实现低电压的高速操作。构成：在基板（100）上形成层间绝缘层（114）。层间绝缘层包括沟槽（115）。第一金属层，第二金属层和第三金属层形成在层间介电层上。在沟槽中形成牺牲图案。间隔图案形成在第一金属层的侧面上。

5. 发明公开

KR1020160011290A 반도체 장치 및 이의 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020160011290A
公开(公告)日：2016-02-01
申请号：KR1020140091964
申请日：2014-07-21
申请人： 삼성전자주식회사
发明人： 구경범 , 김완돈 , 현상진 , 김신혜 , 전택수 , 정병석
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/66545 , H01L21/02362 , H01L21/76829 , H01L21/76832 , H01L21/76834 , H01L29/51 , H01L29/511 , H01L29/512 , H01L29/513 , H01L29/517 , H01L29/66636 , H01L29/78 , H01L2029/7858 , H01L29/7813
摘要： 본발명은반도체장치및 이의제조방법에관한것으로, 보다구체적으로, 활성패턴이제공된기판; 상기활성패턴을가로지르는게이트전극; 및상기게이트전극상의게이트캡핑구조체를포함할수 있다. 상기게이트캡핑구조체는서로다른특성을갖는 2개이상의게이트캡핑패턴들을포함하므로, 콘택플러그들을효과적으로자기정렬(self-align) 시킬수 있음과동시에소자의동작속도및 특성을개선할수 있다.
摘要翻译：半导体器件及其制造方法技术领域本发明涉及半导体器件及其制造方法。更具体地说，本发明包括：提供活性图案的基板; 设置在所述有源图案之上的栅电极; 以及栅电极上的栅极封装结构。栅极封盖结构包括彼此具有不同性质的至少两个栅极封盖图案，因此，在改善半导体器件的操作速度和特性的同时，以自对准方式有效地形成接触插塞。

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