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1. 发明授权

KR100689840B1 리세스된 게이트 전극을 갖는 반도체소자 및 그의 제조방법 有权
标题翻译： 리세스된게이트전극을갖는반도체자및그의제조방
公开(公告)号：KR100689840B1
公开(公告)日：2007-03-08
申请号：KR1020050093146
申请日：2005-10-04
申请人： 삼성전자주식회사
发明人： 하대원 , 이공수 , 이성삼 , 이상현 , 심민영
IPC分类号： H01L21/336
摘要： A method for fabricating a semiconductor device having a recessed gate electrode is provided to maintain an improved characteristic of a CMOS by avoiding poly-depletion effect while preventing voids in a cell gate electrode from transferring. A semiconductor substrate(101) is etched to form a channel trench(107). The channel trench is covered with a first semiconductor layer covering the semiconductor substrate. A second semiconductor layer is formed on the first semiconductor layer, having a lower impurity density than that of the first semiconductor layer. The channel trench includes a lower channel trench(107a) and an upper channel trench(107b). The lower trench has an inner wall profile of a substantially round type. The upper channel trench has a width smaller than the maximum width of the lower channel trench.
摘要翻译：提供一种用于制造具有凹陷栅电极的半导体器件的方法，以通过避免多晶耗尽效应来保持CMOS的改进特性，同时防止单元栅电极中的空隙传输。蚀刻半导体衬底（101）以形成沟道沟槽（107）。沟道沟槽被覆盖半导体衬底的第一半导体层覆盖。第二半导体层形成在第一半导体层上，具有比第一半导体层更低的杂质密度。沟道沟槽包括下沟道沟槽（107a）和上沟道沟槽（107b）。下沟槽具有大致圆形类型的内壁轮廓。上沟道沟槽的宽度小于下沟道沟槽的最大宽度。

2. 发明公开

KR1020060128472A 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 无效
标题翻译：具有阻挡栅电极的MOS晶体管及其制造方法
公开(公告)号：KR1020060128472A
公开(公告)日：2006-12-14
申请号：KR1020050049963
申请日：2005-06-10
申请人： 삼성전자주식회사
发明人： 이성삼 , 김지영 , 심민영
IPC分类号： H01L21/336
CPC分类号： H01L21/28167 , H01L29/1037 , H01L29/4236 , H01L29/66621
摘要： A MOS transistor having a recessed gate electrode and a manufacturing method thereof are provided to alleviate concentration of electric field and to improve refresh characteristic by using a thick gate dielectric. An active region is provided on a predetermined region of the semiconductor substrate(101). A channel trench(103) is provided in the active region and crosses the active region. A gate dielectric(109) covers the entire inner wall of the channel trench. A thickness of a sidewall of the channel trench is greater than a bottom thereof. A gate pattern(117) gap-fills the channel trench surrounded by the gate dielectric. The channel trench includes a lower channel trench(103b) and an upper channel trench(103a). The lower channel trench has a round inner wall profile. The upper channel trench is located on the lower channel trench and has a vertical sidewall profile.
摘要翻译：提供具有凹陷栅电极的MOS晶体管及其制造方法，以减轻电场浓度并通过使用厚栅极电介质来改善刷新特性。在半导体衬底（101）的预定区域上设置有源区。沟道沟槽（103）设置在有源区域中并与有源区域交叉。栅极电介质（109）覆盖沟道沟槽的整个内壁。沟道沟槽的侧壁的厚度大于其底部。栅极图案（117）间隙地填充由栅极电介质包围的沟道沟道。通道沟槽包括下通道沟槽（103b）和上通道沟槽（103a）。下通道沟槽具有圆形内壁轮廓。上通道沟槽位于下通道沟槽上，并且具有垂直侧壁轮廓。

3. 发明授权

KR100843234B1 반도체 소자 및 그 제조 방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR100843234B1
公开(公告)日：2008-07-03
申请号：KR1020070008610
申请日：2007-01-26
申请人： 삼성전자주식회사
发明人： 하대원 , 안태현 , 심민영
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/94 , H01L21/823418 , H01L27/0629 , H01L27/105 , H01L27/0733
摘要： A semiconductor device and a manufacturing method thereof are provided to maintain capacitance of a capacitor and to reduce leakage current through a dielectric layer. A first region for forming a transistor and a second region for forming a capacitor are defined on a semiconductor substrate(105). A gate electrode(120) is formed on the first region. A first source region(157) and a first drain region(162) are defined on the first region of both sides of the gate electrode. An upper electrode(130) is formed on the second region. A second source region(135b) and a second drain region(140b) are defined on the second region of both sides of the upper electrode. The impurity doping density of the second source region and the second drain region is smaller than the impurity doping density of the first source region and the drain region. The depth of the first source region and the first drain region is larger than the depth of the second source region and the second drain region.
摘要翻译：提供半导体器件及其制造方法来维持电容器的电容并且减小通过电介质层的泄漏电流。用于形成晶体管的第一区域和用于形成电容器的第二区域被限定在半导体衬底（105）上。在第一区域上形成栅电极（120）。第一源极区域（157）和第一漏极区域（162）被限定在栅电极的两侧的第一区域上。上部电极（130）形成在第二区域上。第二源极区域（135b）和第二漏极区域（140b）限定在上部电极的两侧的第二区域上。第二源极区域和第二漏极区域的杂质掺杂浓度小于第一源极区域和漏极区域的杂质掺杂密度。第一源极区域和第一漏极区域的深度大于第二源极区域和第二漏极区域的深度。

4. 发明授权

KR100625126B1 반도체 장치 및 이의 제조 방법 有权
标题翻译：半导体装置及其制造方法
公开(公告)号：KR100625126B1
公开(公告)日：2006-09-15
申请号：KR1020050074771
申请日：2005-08-16
申请人： 삼성전자주식회사
发明人： 장성호 , 송상호 , 이성삼 , 강민성 , 박원태 , 심민영
IPC分类号： H01L21/28
摘要： 반도체 장치에 있어서, 기판의 표면 부위에는 불순물 영역들 및 불순물 영역들 사이에 위치되는 채널 영역들이 구비된다. 채널 영역 상에는 순차적으로 적층된 게이트 절연막 패턴, 게이트 패턴 및 마스크 패턴을 각각 포함하는 게이트 구조물들이 배치되고, 게이트 구조물의 표면에는 스페이서막이 구비된다. 게이트 구조물들 상에는 불순물 영역들을 노출시키는 콘택홀들을 갖는 층간 절연막 패턴이 구비된다. 콘택홀들의 내부에는 콘택홀들을 채우면서 층간 절연막 패턴의 표면 위로 돌출된 도전 패턴들이 배치된다. 층간 절연막 패턴 상에는 도전 패턴들의 돌출된 부위들의 측면들을 감싸는 캡핑막 패턴이 구비된다. 이와 같이, 게이트 구조물들 상에는 캡핑막 패턴이 구비되어 있어, 게이트 구조물에서 마스크 패턴의 높이를 크게 감소시킬 수 있다.
摘要翻译：在半导体器件中，衬底的表面区域设置有杂质区域和位于杂质区域之间的沟道区域。分别包括顺序层叠的栅极绝缘膜图案，栅极图案和掩模图案的栅极结构布置在沟道区域上，并且在栅极结构的表面上设置隔离膜。在栅极结构上，提供具有暴露杂质区的接触孔的层间绝缘膜图案。在接触孔内部，在填充接触孔的同时设置突出到层间绝缘膜图案的表面上方的导电图案。覆盖膜图案设置在层间绝缘膜图案上以围绕导电图案的突出部分的侧面。因此，在栅极结构上提供覆盖膜图案，这可以极大地减小栅极结构中的掩模图案的高度。

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