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1. 发明授权

KR100480636B1 반도체 장치의 제조방법 有权
公开(公告)号：KR100480636B1
公开(公告)日：2005-03-31
申请号：KR1020020073049
申请日：2002-11-22
申请人： 삼성전자주식회사
发明人： 조용준 , 김영희 , 윤영환 , 백두현
IPC分类号： H01L21/28
CPC分类号： H01L27/10888 , H01L21/31133 , H01L21/76897
摘要： 본 발명은 반도체 장치의 제조방법에 관한 것이다. 본 발명의 반도체 장치의 제조방법은, 먼저, 소자형성 영역이 정의된 반도체 기판을 제공한다. 소자형성 영역 상에 측벽에 자기 정렬 콘택 형성용 측벽 스페이서를 구비하는 게이트 및 게이트 양측의 반도체 기판에 소스 및 드레인을 형성한다. 소스 및 드레인 상에 식각 정지막을 형성한다. 반도체 기판 전면에 평탄화된 제1층간 절연막을 형성한다. 건식식각법으로 측벽 스페이서와 식각 정지막의 상층을 식각 종료점으로 하여 제1층간 절연막을 식각하여 소스 및 드레인을 노출시키기 위한 자기 정렬 콘택홀을 형성한다. 습식식각법으로 소스 및 드레인 상의 식각 정지막을 제거하여 소스와 드레인을 노출시킨다. 그리고, 자기정렬 콘택홀에 도전성 폴리 실리콘을 충진하여 콘택패드를 형성한다.
이렇게 콘택패드를 형성하기 위해서 습식식각법을 이용하여 자가정렬 콘택을 형성하면, 소스와 드레인의 기지 실리콘에 손상을 주지 않아 반도체 장치의 전기적 특성이 우수하고, 제품의 전기적 신뢰성을 크게 향상시킬 수 있다.

2. 发明公开

KR1019980033980A AFM을 이용한 반도체 폴리 상에 형성된 반구의 표면적 산출방법 无效
标题翻译：使用AFM计算在半导体多相上形成的半球表面积的方法
公开(公告)号：KR1019980033980A
公开(公告)日：1998-08-05
申请号：KR1019960051880
申请日：1996-11-04
申请人： 삼성전자주식회사
发明人： 백두현
IPC分类号： H01L21/30
摘要： 캐패시터 형성을 위해서 폴리(Poly) 상에 형성되는 반구의 표면적을 산출할 수 있는 AFM을 이용한 반도체 폴리 상에 형성된 반구의 표면적 산출방법에 관한 것이다.
본 발명은, AFM으로 두 높이에 해당하는 제 1 라인 및 제 2 라인의 길이를 하기 제 1 및 제 2 식으로 구하는 단계,
ℓ
β ＝ (제 1 식)
ℓ
β+1 ＝ (제 2 식)
상기 제 1 라인 및 제 2 라인의 길이를 이용하여 하기 제 3 식으로 반구의 표면적을 구하는 단계,
A
H ＝（ℓ
β ＋ℓ
β+1 ）／２×（ΔY） (제 3 식)
를 구비하여 이루어진다.
따라서, AFM을 이용해서 반도체 폴리 상에 형성된 반구의 표면적을 용이하게 산출할 수 있는 효과가 있다.

3. 发明授权

KR100489650B1 반도체장치의커패시터제조방법 失效
公开(公告)号：KR100489650B1
公开(公告)日：2007-11-12
申请号：KR1019970078755
申请日：1997-12-30
申请人： 삼성전자주식회사
发明人： 백두현 , 김동원
IPC分类号： H01L27/108
摘要： 본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 보다 상세하게는 스토리지폴리막과 유전체막 사이에 유티엔시오(UTNCO : Utlra Thin Nitrogen Coordinate Oxide)막을 증착시킨 반도체장치의 커패시터 제조방법에 관한 것이다.
발명은, 스토리지전극을 형성시킬 수 있는 스토리지폴리막을 절연막 및 하부구조를 갖는 웨이퍼 위에 증착하는 단계; 상기 스토리지폴리막을 사진공정과 식각공정을 수행하여 스토리지전극을 형성하는 단계; 상기 스토리지전극 상에 유티엔시오(UTNCO : Utlra Thin Nitrogen Coordinate Oxide)막을 증착하는 단계; 상기 유티엔시오막 상에 유전체막을 증착하는 단계; 상기 유전체막 상에 플레이트전극을 형성하는 플레이트폴리막을 증착하는 단계를 구비하여 이루어진다.
따라서, 스토리지폴리막과 유전체막 사이에 유티엔시오막을 증착하므로써 상기 스토리지폴리막과 유전체막 사이의 경계에서의 불순물이나 국소구조를 변화시킴으로서 전기적인 내압을 증가시키고 전기용량을 증가시킬 수 있는 효과가 있다.

4. 发明公开

KR1020040045051A 반도체 장치의 제조방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020040045051A
公开(公告)日：2004-06-01
申请号：KR1020020073049
申请日：2002-11-22
申请人： 삼성전자주식회사
发明人： 조용준 , 김영희 , 윤영환 , 백두현
IPC分类号： H01L21/28
CPC分类号： H01L27/10888 , H01L21/31133 , H01L21/76897
摘要： PURPOSE: A method for manufacturing a semiconductor device is provided to improve electrical characteristics by removing the etch stop layer formed on a source and drain using a wet etching process. CONSTITUTION: A device forming region is defined on a semiconductor substrate(100). A gate(120) is formed on the device forming region, wherein the gate has a spacer at its sidewall. A source and drain(105a,105b) are formed at both sides of the gate. An etch stop layer(140) is formed on the resultant structure. The first interlayer dielectric(150) is formed on the entire surface of the resultant structure. A self-aligned contact hole is formed by carrying out a dry etching process on the first interlayer dielectric. The etch stop layer is selectively removed by carrying out a wet etching process for exposing the source and drain. A contact pad(160) is formed by filling the self-aligned contact hole with conductive polysilicon.
摘要翻译：目的：提供一种用于制造半导体器件的方法，以通过使用湿蚀刻工艺去除在源极和漏极上形成的蚀刻停止层来改善电特性。构成：器件形成区域限定在半导体衬底（100）上。在器件形成区域上形成栅极（120），其中栅极在其侧壁具有间隔物。源极和漏极（105a，105b）形成在栅极的两侧。在所得结构上形成蚀刻停止层（140）。第一层间电介质（150）形成在所得结构的整个表面上。通过对第一层间电介质进行干蚀刻工艺来形成自对准接触孔。通过执行用于暴露源极和漏极的湿蚀刻工艺来选择性地去除蚀刻停止层。通过用导电多晶硅填充自对准的接触孔来形成接触焊盘（160）。

5. 发明授权

KR100283192B1 반구형결정가입자들을갖는캐패시터의제조방법 失效
标题翻译：用半球形晶体用户制造电容器的方法
公开(公告)号：KR100283192B1
公开(公告)日：2001-04-02
申请号：KR1019980021309
申请日：1998-06-09
申请人： 삼성전자주식회사
发明人： 김동원 , 백두현 , 김정곤 , 전상문
IPC分类号： H01L21/60
摘要： 그 표면에 반구형 결정입자들을 갖는 하부 전극층과 상부 전극층 사이에 유전체층을 가지는 반도체 장치의 제조 방법이 개시되어 있다. 도핑된 비정질 실리콘층을 하부 전극층의 패턴으로 건식 식각한 후, 상기 비정질 실리콘층의 표면에서 Si-댕글링 본드를 컨트롤하여 상기 표면으로부터의 실리콘 이동을 증대시킨다. 상기 비정질 실리콘층의 표면에 반구형 결정입자들을 성장시킴으로써 하부 전극층을 형성한다. 저온에서 탈착 가능한 수소를 비정질 실리콘층의 표면에 패시베이션시킴으로써 상기 비정질 실리콘층의 표면에 자연 산화막이 성장되는 것을 억제할 수 있으며, 반구형 결정입자의 형성 공정시 수소 탈착에 의해 비정질 실리콘층의 표면에 Si-댕글링 본드가 다량 생성됨으로써 실리콘 이동이 증대된다.

6. 发明公开

KR1020000018376A 반도체소자 제조방법 无效
标题翻译：半导体器件的制造方法
公开(公告)号：KR1020000018376A
公开(公告)日：2000-04-06
申请号：KR1019980035936
申请日：1998-09-01
申请人： 삼성전자주식회사
发明人： 김영남 , 황경환 , 양희석 , 박해진 , 백두현
IPC分类号： H01L21/00
摘要： PURPOSE: A manufacturing method of a semiconductor device is provided to improve a reliability by minimizing a defect caused by an oxidation layer formed when a metal material layer-silicide is formed. CONSTITUTION: A manufacturing method of a semiconductor device comprises the steps of: performing a thermal treatment to form a metal material layer by using the metal material layer-silicide on a semiconductor substrate including a pattern like a contact hole; etching a metal material layer having an imperfect combination state caused by the heat treatment.
摘要翻译：目的：提供半导体器件的制造方法，以通过最小化由形成金属材料层 - 硅化物时形成的氧化层引起的缺陷来提高可靠性。构成：半导体器件的制造方法包括以下步骤：通过在包括接触孔的图案的半导体衬底上使用金属材料层 - 硅化物进行热处理以形成金属材料层; 蚀刻由热处理引起的不完全组合状态的金属材料层。

7. 发明公开

KR1020000001185A 반구형결정가입자들을갖는캐패시터의제조방법 失效
标题翻译：制备具有HEMI-SPHERICAL GRAINS的电容器的方法
公开(公告)号：KR1020000001185A
公开(公告)日：2000-01-15
申请号：KR1019980021309
申请日：1998-06-09
申请人： 삼성전자주식회사
发明人： 김동원 , 백두현 , 김정곤 , 전상문
IPC分类号： H01L21/60
CPC分类号： H01L28/84 , H01L21/32134 , H01L27/10811
摘要： PURPOSE: A method of fabricating a capacitor is provided to improve the growing of hemi-spherical grains by making many Si-dangling bonds such that a pure oxide layer is not formed on a surface of a lower electrode layer. CONSTITUTION: The method of fabricating a semiconductor device comprising a dielectric layer between an upper electrode layer and a lower electrode layer having hemi-spherical grains comprises the steps of: dry etching a doped amorphous silicon layer by use of the lower electrode layer as a pattern; controlling silicon dangling bond at a surface of the amorphous silicon layer to increase the migration of the silicon from the surface of the amorphous silicon layer; and forming the lower electrode layer by growing the hemi-spherical grains at the surface of the amorphous silicon layer.
摘要翻译：目的：提供一种制造电容器的方法，通过制造许多Si-悬挂键来改善半球形晶粒的生长，使得在下电极层的表面上不形成纯氧化物层。构成：制造半导体器件的方法，该半导体器件包括在具有半球形晶粒的上电极层和下电极层之间的电介质层，包括以下步骤：通过使用下电极层作为图案来干蚀刻掺杂的非晶硅层 ; 在所述非晶硅层的表面处控制硅悬挂键以增加所述硅从所述非晶硅层的表面的迁移; 以及通过在非晶硅层的表面生长半球形颗粒来形成下电极层。

8. 发明公开

KR1019970015789A 초경강판재의 패턴 형성 방법 失效
标题翻译：硬金属板材料的图案形成方法
公开(公告)号：KR1019970015789A
公开(公告)日：1997-04-28
申请号：KR1019950029830
申请日：1995-09-13
申请人： 삼성전자주식회사
发明人： 강승언 , 문상영 , 백두현 , 서원채
IPC分类号： C23F1/44
摘要： 본 발명은 초경강판재의 패턴 형성에 관한 것으로서, 사진 식각(Photo-Lithography)과 전기화학적 에칭(Electro-chemical Etching)을 이용하여 초경강판재의 미세패턴을 형성하는 방법에 관한 것이다.
즉, 사진 식각과 전기화학적 에칭 기법을 이용하여 각종 모양의 (원형, 별형, 사각형, 삼각형, 마름모형 등)의 미세패턴을 쉽게 제작할 수 있으며, 종전의 방법에 있어서의 문제점인 열에 의한 산화를 방지 할 수 있고 초경강판재의 앞면과 뒷면의 구멍 크기를 동일하게 형성할 수 있게 되었다.

9. 发明授权

KR100568254B1 문턱 전압 조절이 가능한 전자 소자의 제조 방법과 이에사용되는 이온 주입기 조절기 및 이온 주입 시스템 失效
标题翻译：能够控制阈值电压的电子器件制造方法，以及其中使用的离子注入机控制器和离子注入系统
公开(公告)号：KR100568254B1
公开(公告)日：2006-04-07
申请号：KR1020040008059
申请日：2004-02-06
申请人： 삼성전자주식회사
发明人： 이영호 , 이선용 , 백두현
IPC分类号： H01L21/265
CPC分类号： H01L22/20 , H01J2237/30455 , H01J2237/31701 , H01L29/6659 , H01L2924/0002 , H01L2924/00
摘要： 게이트 전극의 임계 디멘젼의 변화에 따른 문턱 전압 변동을 보상하여 공정 마진 확보와 불량 감소가 가능한 전자 소자의 제조 방법과 이에 사용되는 이온 주입기 조절기 및 이온 주입 시스템이 제공된다. 전자 소자의 제조 방법은 웨이퍼 상에 형성된 게이트 전극의 계측 임계 디멘젼에 기초하여 트랜지스터의 정션 콘택 플러그 이온 주입 레서피를 조정한 후, 조정된 레서피를 사용하여 정션 콘택 플러그 이온을 주입한다.
임계 디멘젼, 이온 주입 레서피, 문턱 전압, 정션 콘택 플러그

10. 发明授权

KR100505059B1 셀리사이드 공정에서의 산화막 제거방법 失效
标题翻译：自杀过程中去除氧化膜的方法
公开(公告)号：KR100505059B1
公开(公告)日：2005-11-30
申请号：KR1019980032304
申请日：1998-08-08
申请人： 삼성전자주식회사
发明人： 양희석 , 김영남 , 황경환 , 백두현
IPC分类号： H01L21/31
摘要： 본 발명은 셀리사이드 공정에서의 산화막 제거 방법에 관한 것으로서, 금속 증착 공정, 열처리(Rapid Thermal Silicidation)공정과 세정(Strip)공정으로 이루어지는 셀리사이드 공정에서 상기 세정공정의 식각액과 불안정한 실리사이드 화합물이 결합하여 생성되는 산화막을 제거하는 셀리사이드 공정에서의 산화막 제거방법에 있어서, 상기 스트립 공정 후에 건식 식각 공정단계 또는 습식 식각 공정단계를 부가하여 이루어진다.
본 발명에 따른 산화막 제거 방법으로 절연막질인 산화막을 제거하여 주므로써 접촉저항을 크게 줄일 수 있다.

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