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1. 发明授权

KR100283021B1 트렌치형 소자분리 구조의 제조방법 有权
标题翻译：沟槽式器件隔离结构的制造方法
公开(公告)号：KR100283021B1
公开(公告)日：2001-04-02
申请号：KR1019970079096
申请日：1997-12-30
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 호리따가쯔유끼 , 구로이다까시 , 사까이마이꼬
IPC分类号： H01L21/76
摘要： 본 발명은 트렌치형 소자 분리의 매립 산화막의 에지(edge)부에서 오목부가 발생하지 않는 트렌치형 소자 분리 구조의 제조 방법을 제공한다.
실리콘 기판에 형성된 홈 내부의 매립 산화막의 주위뿐만 아니라, 실리콘 기판 표면으로부터 상부로 돌출된 매립 산화막의 측면에도 CVD막보다 내에칭성이 높은 열산화막을 형성한다.

2. 发明授权

KR100272987B1 반도체장치및그제조방법 失效
标题翻译：半导体器件及其制备方法
公开(公告)号：KR100272987B1
公开(公告)日：2000-12-01
申请号：KR1019980007246
申请日：1998-03-05
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 사까이마이꼬 , 구로이다까시 , 호리따가쯔유끼
IPC分类号： H01L21/76
CPC分类号： H01L21/76232
摘要： 본 발명의 목적은 양호한 전기 특성의 홈형 소자 분리 영역을 얻는데 있다. 본 발명에 따른 반도체 장치는 홈형의 소자 분리 영역을 테이퍼각 A1, A2, A3을 구성하여 굴곡하는 측벽을 갖고, 이 측벽이 반도체 기판의 표면에 평행한 위치 관계에 있는 저면을 갖는 홈의 내부에 형성되고, 테이퍼각 A1, A2, A3이 A1

3. 发明授权

KR100308510B1 반도체 장치 및 트렌치형 소자 분리 구조 有权
标题翻译：半导体器件和沟槽型器件隔离结构
公开(公告)号：KR100308510B1
公开(公告)日：2001-11-07
申请号：KR1020000046645
申请日：2000-08-11
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 호리따가쯔유끼 , 구로이다까시 , 사까이마이꼬
IPC分类号： H01L21/76
摘要： PURPOSE: A semiconductor device and a trench type isolation structure are provided to be capable of preventing the generation of a bird's beak or seam portion. CONSTITUTION: A semiconductor device is provided with a trench type isolation structure formed in a groove(12) of a silicon substrate(1) for defining an active region and a gate electrode formed on the active region of the silicon substrate. At this time, the trench type isolation structure is made of a thermal oxide layer(10) and a burial oxide layer(11). A gate isolating layer is formed between the gate electrode and the silicon substrate. The semiconductor device further includes a source/drain region formed at both sides of the gate electrode in the silicon substrate. The burial oxide layer is protruded from the silicon substrate to the upward direction.

4. 发明公开

KR1020000004879A 반도체 장치의 제조 방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020000004879A
公开(公告)日：2000-01-25
申请号：KR1019980056932
申请日：1998-12-21
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 사까이마이꼬 , 구로이다까시 , 호리따가쯔유끼
IPC分类号： H01L21/76
CPC分类号： H01L21/31053 , H01L21/76224 , Y10S438/97
摘要： PURPOSE: A fabrication method of semiconductor devices having trench isolation structure is provided to prevent a damage of substrate and a depression of the trench isolation by controlling etching selectivity adequately. CONSTITUTION: The method comprises the steps of forming a trench(21) in a silicon substrate(1) having a lower oxide(2) and a silicon nitride(3); filling a silicon oxide(11) into the trench(21) by HDP(high density plasma) CVD method; forming a first resist pattern(41) having a resist part(42) and a second resist pattern(43); removing the exposed silicon oxide(11) by dry etching used the resist patterns(41,43), wherein the etching selectivity of the silicon oxide(11) against to the nitride layer(3) used as a stopping layer is 2(c-a)/d more than, where a is alignment margin, c is maximum value of thickness of the silicon oxide(11) and d is thickness of the stopping layer(3) made of silicon nitride; removing the resist patterns(41,43); and removing the remained silicon oxide layers(11B,11DC,11DE,11FE) using CMP. Thereby, it is possible to easily form the trench isolation structure being not has a depression at edge portion of the trench.
摘要翻译：目的：提供具有沟槽隔离结构的半导体器件的制造方法，以通过适当地控制蚀刻选择来防止衬底损坏和凹槽隔离。构成：该方法包括在具有低氧化物（2）和氮化硅（3）的硅衬底（1）中形成沟槽（21）的步骤; 通过HDP（高密度等离子体）CVD法将氧化硅（11）填充到沟槽（21）中; 形成具有抗蚀剂部分（42）和第二抗蚀剂图案（43）的第一抗蚀剂图案（41）。通过干蚀刻去除暴露的氧化硅（11），使用抗蚀剂图案（41,43），其中氧化硅（11）对作为停止层的氮化物层（3）的蚀刻选择性为2（ca） / d以上，其中a是取向余量，c是氧化硅（11）的厚度的最大值，d是由氮化硅制成的停止层（3）的厚度; 去除抗蚀剂图案（41,43）; 并使用CMP除去剩余的氧化硅层（11B，11DC，11DE，11FE）。由此，可以容易地形成在沟槽的边缘部分没有凹陷的沟槽隔离结构。

5. 发明公开

KR1019990071384A 반도체장치및그제조방법 失效
公开(公告)号：KR1019990071384A
公开(公告)日：1999-09-27
申请号：KR1019980034836
申请日：1998-08-27
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 호리따가쯔유끼 , 구로이다까시 , 사까이마이꼬 , 고바야시히로미찌
IPC分类号： H01L21/76
摘要： 본 발명은 저비용 또한 유효한 제조 방법에 의해 반도체 기판 표면 및 홈형 소자 분리의 평탄화를 도모한다.
본 발명에 따르면, 실리콘 기판(1)의 표면(1S)상에, 하부(下敷) 실리콘 산화막(2)과 다결정 실리콘막(5)을 순차로 형성한다. 이방성 에칭에 의해, 다결정 실리콘막(5) 및 하부 산화막(2)을 개구하여, 반도체 기판(1)의 내부에 이르는 홈(21)을 형성한다. HDP-CVD법에 의해 형성되는 실리콘 산화막(11)을 홈(21)의 내부에 매립한다. 소자 분리 영역(20)의 실리콘 산화막(11)의 표면상에만 레지스트(41)를 형성한다. 레지스트(41)를 마스크로 하여, 건식 에칭법에 의해 활성 영역(30)상의 실리콘 산화막(11)을 제거한다. 레지스트(41)를 제거한 후, 건식 에칭법에 의해 다결정 실리콘막(5)만을 제거한다. 하부 산화막(2)을 불산을 이용하는 습식 에칭에 의해 제거한다.

6. 发明公开

KR1019980079567A 트렌치형 소자분리 구조의 제조방법 有权
公开(公告)号：KR1019980079567A
公开(公告)日：1998-11-25
申请号：KR1019970079096
申请日：1997-12-30
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 호리따가쯔유끼 , 구로이다까시 , 사까이마이꼬
IPC分类号： H01L21/76
摘要： 본 발명은 트렌치형 소자 분리의 매립 산화막의 에지(edge)부에서 오목부가 발생하지 않는 트렌치형 소자 분리 구조의 제조 방법을 제공한다.
실리콘 기판에 형성된 홈 내부의 매립 산화막의 주위뿐만 아니라, 실리콘 기판 표면으로부터 상부로 돌출된 매립 산화막의 측면에도 CVD막보다 내에칭성이 높은 열산화막을 형성한다.

7. 发明授权

KR100295387B1 반도체장치및그제조방법 失效
公开(公告)号：KR100295387B1
公开(公告)日：2001-08-07
申请号：KR1019980034836
申请日：1998-08-27
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 호리따가쯔유끼 , 구로이다까시 , 사까이마이꼬 , 고바야시히로미찌
IPC分类号： H01L21/76
摘要： 본 발명은 저비용 또한 효과적인 제조 방법에 의해 반도체 기판 표면 및 홈형 소자 분리의 평탄화를 도모한다.
본 발명에 따르면, 실리콘 기판(1)의 표면(1S)상에, 하부(下敷) 실리콘 산화막(2)과 다결정 실리콘막(5)을 순차로 형성한다. 이방성 에칭에 의해, 다결정 실리콘막(5) 및 하부 산화막(2)을 개구하여, 반도체 기판(1)의 내부에 이르는 홈(21)을 형성한다. HDP-CVD법에 의해 형성되는 실리콘 산화막(11)을 홈(21)의 내부에 매립한다. 소자 분리 영역(20)의 실리콘 산화막(11)의 표면상에만 레지스트(41)를 형성한다. 레지스트(41)를 마스크로 하여, 건식 에칭법에 의해 활성 영역(30)상의 실리콘 산화막(11)을 제거한다. 레지스트(41)를 제거한 후, 건식 에칭법에 의해 다결정 실리콘막(5)만을 제거한다. 하부 산화막(2)을 불산을 이용하는 습식 에칭에 의해 제거한다.

8. 发明授权

KR100295384B1 반도체장치의제조방법 失效
公开(公告)号：KR100295384B1
公开(公告)日：2001-08-07
申请号：KR1019980030166
申请日：1998-07-27
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 호리따가쯔유끼 , 구로이다까시 , 사까이마이꼬
IPC分类号： H01L21/76
摘要： 소자 분리를 위해 트렌치 분리를 형성할 때에, 트렌치 분리의 표면 평탄성을 향상시킨다.
미세한 트렌치 개구부에 대한 절연막의 매립에는 HDP-CVD법을 이용하여, 활성 영역이 되는 기판 표면에 잉여로 적층되는 절연막에 대해 선택적으로 드라이 에칭하여 예비 평탄화(pre-planarization)를 행하고, 그 후 CMP법에 의한 연마를 행함으로써 절연막의 표면의 평탄성을 향상시킨다. 트렌치 개구부의 형성 시에 이용하는 에칭 마스크를 실리콘 질화막과 다결정 실리콘막과의 적층 구조의 막으로 하고, 예비 평탄화시에는 다결정 실리콘막을 에칭 스토퍼로서 이용하여, 그 후의 CMP법에 의한 연마 시에는 실리콘 질화막을 에칭 스토퍼로 하여 잉여의 절연막과 다결정 실리콘막을 동시에 제거한다. 그 후, 활성 영역이 되는 기판 표면을 노출시킴으로써 양호한 형상의 트렌치 분리가 얻어진다.

9. 发明授权

KR100281658B1 반도체 장치의 제조 방법 失效
公开(公告)号：KR100281658B1
公开(公告)日：2001-03-02
申请号：KR1019980056932
申请日：1998-12-21
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 사까이마이꼬 , 구로이다까시 , 호리따가쯔유끼
IPC分类号： H01L21/76
摘要： 표면 상에 하부 산화막(2)과 실리콘 질화막(3)이 형성된 실리콘 기판(1)에 홈(21)을 형성한다. HDP-CVD법에 의해 실리콘 산화물(11)을 퇴적하고, 홈(21)의 내부에 상기 산화물(11)을 충전한다. 제2 레지스트 부분(42)을 갖는 레지스트(41)와 레지스트(43)를 형성한다. 건식 에칭법에 의해 레지스트(41, 43)에 의해 피복되어 있지 않는 실리콘 산화막(11)을 제거한다. 실리콘 산화막(11)의 스토퍼막(3)에 대한 에칭 선택비를 실리콘 산화막(11)의 막 두께의 최대치 c로부터 얼라이먼트 마진 a를 감산하여 얻어지는 값 (ca)의 2배를, 스토퍼막(3)의 막 두께 d로 나누어 얻어지는 값 (2(ca)/d) 이상으로 규정하고 있다. 레지스트(41, 43)를 제거하여 잔존하는 실리콘 산화막(11B, 11DC, 11DE, 11FE)을 CMP법에 의해 연마·제거한다. 단부에 디프레션을 갖지 않는 홈형 소자 분리를 형성한다.

10. 发明授权

KR100276546B1 반도체장치및그제조방법 失效
公开(公告)号：KR100276546B1
公开(公告)日：2000-12-15
申请号：KR1019980012551
申请日：1998-04-09
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 구로이다까시 , 사까이마이꼬 , 호리따가쯔유끼 , 사야마히로까즈
IPC分类号： H01L21/76
CPC分类号： H01L23/544 , H01L21/0274 , H01L21/32139 , H01L21/76229 , H01L2223/54426 , H01L2223/54453 , H01L2924/0002 , Y10S438/975 , H01L2924/00
摘要： 본 발명은 도랑형 소자 분리를 갖는 반도체 장치에 있어서, 장치 성능을 악화시키는 일없이 정밀도가 좋은 얼라인먼트를 행할 수 있는 반도체 장치 및 그 제조 방법을 얻는다.
본 발명에 따르면 도랑(10A)의 에지부 근방 영역은 더미 게이트 전극(14A)이 형성되어 있기 때문에, 에칭 찌꺼기가 발생하지 않는 구조로 된다. 게다가, 실리콘 산화막(2A)의 표면과 실리콘 기판(1)의 표면과의 사이의 고저차를 반영하여 더미 게이트 전극부(14A)의 표면에 고저차가 형성되어 있기 때문에 더미 게이트 전극(14A) 자체를 얼라인먼트 마크로서 이용할 수도 있다.

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