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1. 发明公开

KR1020150093117A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020150093117A
公开(公告)日：2015-08-17
申请号：KR1020150016615
申请日：2015-02-03
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 미우라요시나오 , 나까야마다쯔오 , 이노우에다까시 , 미야모또히로노부
IPC分类号： H01L29/66 , H01L29/51
CPC分类号： H01L29/7787 , H01L29/1087 , H01L29/2003 , H01L29/201 , H01L29/205 , H01L29/4175 , H01L29/41758 , H01L29/4236 , H01L29/66462 , H01L29/7783 , H01L29/66477 , H01L29/518
摘要： 반도체 장치의 특성을 향상시킨다.
기판 S의 상방에 형성된 버퍼층(GaN) BU1, 버퍼층(AlGaN) BU2, 채널층 CH 및 장벽층 BA 중, 장벽층 BA를 관통하여, 채널층 CH의 도중까지 도달하는 홈 T와, 이 홈 T 내에 게이트 절연막 GI를 개재하여 배치된 게이트 전극 GE와, 게이트 전극 GE의 양측에 각각 형성된 소스 전극 SE 및 드레인 전극 DE를 갖도록 반도체 장치를 구성한다. 그리고, 버퍼층 BU1까지 도달하는 관통 구멍 TH의 내부의 접속부 VIA에 의해, 버퍼층 BU1과 소스 전극 SE를 전기적으로 접속한다. 버퍼층 BU1과 버퍼층 BU2의 계면 근방에 생성되는 2차원 전자 가스 2DEG2에 의해, 임계값을 상승시켜서, 노멀리 오프 특성을 향상시킬 수 있다.
摘要翻译：本发明改进了半导体器件的特性。半导体器件被配置为包括：在缓冲层（GaN）BU1，缓冲层（AlGaN）BU2，沟道层CH和形成在衬底S上方的势垒层BA之间通过BA的归属区T，并到达通道层CH; 通过在家庭T内设置绝缘膜GI而设置的栅电极GE; 形成在栅电极GE两侧的源电极SE; 和漏电极DE。此外，缓冲层BU1和源电极SE经由连接单元VIA在到达缓冲层BU1的通孔TH内部电连接。在缓冲层BU1和缓冲层BU2之间的界面附近产生的二维电子气2DEG2提高了阈值，从而可以提高常关特性。

2. 发明公开

KR1020150062135A 반도체 장치 및 반도체 장치의 제조 방법 审中-实审
标题翻译：半导体器件和制造半导体器件的方法
公开(公告)号：KR1020150062135A
公开(公告)日：2015-06-05
申请号：KR1020140165572
申请日：2014-11-25
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 이노우에다까시 , 다께와끼도시유끼 , 나까야마다쯔오 , 오까모또야스히로 , 미야모또히로노부
IPC分类号： H01L29/778 , H01L21/336 , H01L21/318
CPC分类号： H01L29/518 , H01L23/291 , H01L23/3171 , H01L29/2003 , H01L29/205 , H01L29/4236 , H01L29/66431 , H01L29/66462 , H01L29/778 , H01L29/7787 , H01L2924/0002 , H01L2924/00
摘要： 반도체장치의특성을향상시킨다. 기판(S)의상방에형성된채널층(CH), 장벽층(BA)과, 개구영역(OA2)의장벽층(BA)을관통하고, 채널층(CH)의도중까지도달하는홈(T)과, 이러한홈(T) 내에게이트절연막(GI)을개재하여배치된게이트전극(GE)과, 개구영역(OA2)의외측장벽층(BA) 위에형성된절연막(IF1)을갖도록반도체장치를구성한다. 그리고, 절연막(IF1)은, Si-리치질화실리콘막(IF1b)과, 그하부에위치하는 N-리치질화실리콘막(IF1a)의적층구조를갖는다. 이와같이, 절연막(IF1)의상층을 Si-리치질화실리콘막(IF1b)으로함으로써, 내압의향상을도모할수 있다. 또한, 에칭내성의향상을도모할수 있다. 또한, 절연막(IF1)의하층을 N-리치질화실리콘막(IF1a)으로함으로써, 붕괴를억제할수 있다.
摘要翻译：本发明改进了半导体器件的特性。本发明的半导体器件包括：在衬底（S）的顶部上形成的沟道层（CH）; 阻挡层（BA）; 穿过开口区域（OA2）的阻挡层（BA）并到达沟道层（CH）的中间的T形槽（T）; 用栅极绝缘膜（GI）放置在T形槽（T）中的栅电极（GE）; 以及形成在开口区域（OA2）的外部阻挡层（BA）上的绝缘膜（IF1）。绝缘体膜（IF1）在富Si硅氮化物膜（IF1b）的底部具有富Si硅氮化物膜（IF1b）和富氮氮化硅膜（IF1a）的叠层结构。通过利用富Si硅氮化物膜（IF1b）制造绝缘体膜（IF1）的顶部，可以促进内部压力的增强和蚀刻耐受性。此外，通过用富氮的氮化硅膜（IF1a）制造绝缘膜（IF1）的底部，可以抑制塌陷。

3. 发明公开

KR1020150092708A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020150092708A
公开(公告)日：2015-08-13
申请号：KR1020150016200
申请日：2015-02-02
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 나까야마다쯔오 , 미야모또히로노부 , 오까모또야스히로 , 미우라요시나오 , 이노우에다까시
IPC分类号： H01L29/66 , H01L29/51
CPC分类号： H01L29/7783 , H01L23/5226 , H01L27/0605 , H01L29/0649 , H01L29/1066 , H01L29/1075 , H01L29/1087 , H01L29/155 , H01L29/2003 , H01L29/41758 , H01L29/41766 , H01L29/4236 , H01L29/861 , H01L2924/0002 , H01L2924/00 , H01L29/66477 , H01L29/518
摘要： 본 발명의 과제는, 반도체 장치의 특성을 향상시키는 것이다. 기판(S)의 상방에 형성된 n
＋ 층(NL), n형층(Dn), p형층(Dp), 채널층(CH) 및 장벽층(BA) 중, 장벽층(BA)을 관통하고, 채널층(CH)의 도중까지 도달하는 홈(T)과, 이 홈(T) 내에 게이트 절연막(GI)을 개재하여 배치된 게이트 전극(GE)과, 게이트 전극(GE)의 양측의 장벽층(BA)의 상방에 각각 형성된 소스 전극(SE) 및 드레인 전극(DE)을 갖도록 반도체 장치를 구성한다. 그리고, n
＋ 층(NL)까지 도달하는 접속부(VIAD)에 의해, n형층(Dn)과 드레인 전극(DE)을 전기적으로 접속한다. 또한, p형층(Dp)까지 도달하는 접속부(VIAS)에 의해, p형층(Dp)과 소스 전극(SE)을 전기적으로 접속한다. 이와 같이, 소스 전극(SE)과 드레인 전극(DE)과의 사이에, p형층(Dp) 및 n형층(Dn)을 포함하는 다이오드를 설치함으로써, 애벌란시 항복에 의한 소자의 파괴를 방지한다.
摘要翻译：本发明的目的是改善半导体器件的特性。半导体被配置为穿过n +层（NL），n型层（Dn），p型层（Dp），沟道层（CH）和势垒层（...）中的阻挡层（BA） BA）并且被配置为包括到达沟道层（CH）的中间的凹槽（T）; 在沟槽（T）内设置有绝缘膜（GI）的栅电极（GE）; 分别形成在栅电极（GE）上的阻挡层（BA）的上侧两侧的源电极（SE）和漏电极（DE）。此外，n型层（Dn）和漏电极（DE）通过能够达到n +层（NL）的连接单元（VIAD）电连接。此外，p型层（Dp）和源电极（SE）经由可到达p型层（Dp）的连接单元（VIAS）电连接。如上所述，可以通过在源电极（SE）和源极（SE）之间安装包含p型层（Dp）和n型层（Dn）的二极管来防止由雪崩击穿引起的器件的破坏漏电极（DE）。

4. 发明公开

KR1020150020105A 반도체 장치 및 반도체 장치의 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020150020105A
公开(公告)日：2015-02-25
申请号：KR1020140104359
申请日：2014-08-12
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 오까모또야스히로 , 나까야마다쯔오 , 이노우에다까시
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7787 , H01L21/28264 , H01L29/0692 , H01L29/2003 , H01L29/205 , H01L29/4236 , H01L29/42364 , H01L29/42368 , H01L29/66462 , H01L29/7786 , H01L29/7789 , H01L29/7828
摘要： 반도체 장치의 특성을 향상시킨다. 기판(S)의 상방에 형성된 채널층(CH)과, 채널층(CH) 상에 형성되고, 채널층(CH)보다 밴드 갭이 넓은 장벽층(BA)과, 장벽층(BA)을 관통하고, 채널층(CH)의 도중까지 도달하는 홈(T)과, 홈(T) 내에 게이트 절연막(GI)을 개재하여 배치된 게이트 전극(GE)을 갖도록 반도체 장치를 구성한다. 그리고, 홈(T)의 저면의 단부가 둥그스름한 모양을 띤 형상이며, 홈(T)의 저면의 단부에 접하는 게이트 절연막(GI)이 둥그스름한 모양을 띤다. 이와 같이, 홈(T)의 저면의 단부에, 둥그스름한 모양을 띠게 함으로써, 게이트 전극(GE)의 저면의 단부와 홈(T)의 저면의 단부 사이에 위치하는 게이트 절연막(GI)의 막 두께를 저감할 수 있다. 이에 의해, 홈(T)의 저면의 단부에서도 채널(C)이 형성되어, 채널(C)의 저항을 작게 할 수 있다.
摘要翻译：目的是提高半导体器件的特性。半导体器件具有在衬底上形成的沟道层（CH），形成在沟道层（CH）上并具有比沟道层（CH）的带隙大的带隙的势垒层，通过沟道层阻挡层（BA）到通道层（CH）的中途;以及栅极电极（GE），通过在沟槽内部插入栅极绝缘膜（GI）而设置。然后，沟槽（T）的底部的端部为圆形，并且与沟槽（T）的底部的端部接触的栅极绝缘膜（GI）为圆形。因此，通过将沟槽（T）的底部的端部设置为圆度，位于栅电极（GE）的底部端部与底部的端部之间的栅极绝缘膜（GI）的厚度可以减小沟槽（T）。因此，沟槽（C）也形成在沟槽（T）的底部的端部，以减小沟道（C）的电阻。

5. 发明公开

KR1020010062666A 포토마스크 및 그 제조방법 无效
标题翻译：照相机及其制造方法
公开(公告)号：KR1020010062666A
公开(公告)日：2001-07-07
申请号：KR1020000081237
申请日：2000-12-23
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 이노우에다까시
IPC分类号： G03F1/54 , G03F1/38
CPC分类号： G03F1/50
摘要： PURPOSE: To provide a photomask which prevents the degradation in pattern accuracy during etching by a difference in aperture ratios from appearing at a chip pattern 11 by improving the unbalance of the aperture ratios between the peripheral region of the chip pattern 11 and the central part of the chip pattern 11 and a method for manufacturing the photomask. CONSTITUTION: The circumference of the chip pattern 11 is peripherally provided with a peripheral aperture ratio regulation pattern 14 opened in the prescribed part of a light shielding film. The aperture ratio of the peripheral aperture ratio regulation pattern 14 is set at nearly the same average value of the aperture ratio over the entire part of the chip pattern 11 and the width thereof is set at >= 10 mm. The mask patterns meeting circuit design and eventually the resist patterns are obtained with good accuracy without appearance of the degradation in the accuracy of the pattern accuracy in the etching by a difference in the aperture ratios occurring in a so called loading effect at the chip pattern.
摘要翻译：目的：提供一种光掩模，其通过改善芯片图案11的周边区域和芯片图案11的中心部分之间的开口率的不平衡，防止在蚀刻期间孔径比的差异而出现在芯片图案11处的图案精度的劣化芯片图案11和制造光掩模的方法。构成：芯片图案11的周边在外周设置有在遮光膜的规定部分开口的周边开口率调节图案14。外围孔径比调节图案14的开口率被设定为在芯片图案11的整个部分上的开口率的几乎相同的平均值，并且其宽度被设定为> = 10mm。以良好的精度获得掩模图案满足电路设计并最终获得抗蚀剂图案，而不会出现通过在芯片图案上的所谓负载效应中出现的孔径比的差异而导致蚀刻中图案精度的精度降低。

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