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1. 发明授权

KR102005130B1 상단 풀다운 없는 실리콘 나이트라이드 건조 트림 有权
公开(公告)号：KR102005130B1
公开(公告)日：2019-07-30
申请号：KR1020147019791
申请日：2012-12-10
申请人： 램 리써치 코포레이션
发明人： 중칭후아 , 키무라요시에 , 태원김 , 푸치안 , 로글래디스 , 우파드야야가네쉬 , 야마구치요코
IPC分类号： H01L21/336 , H01L29/786 , H01L21/20

2. 发明公开

KR1020140082575A 인시츄 금속 잔유물 세정 审中-实审
标题翻译： IN-SITU金属残留清洁剂
公开(公告)号：KR1020140082575A
公开(公告)日：2014-07-02
申请号：KR1020130161931
申请日：2013-12-23
申请人： 램 리써치 코포레이션
发明人： 중칭후아 , 저우이펑 , 쿼밍슈 , 키라코시안아르멘 , 리시이 , 래거번스리칸쓰 , 빈나코타람쿠마르 , 키무라요시에 , 김태원 , 카마르시고우리
IPC分类号： H01L21/302 , H01L21/3065
CPC分类号： H01L21/02063 , H01L21/31116 , H01L21/31122 , H01L21/31144
摘要： Provided is a method for forming devices in an oxide layer over a substrate, wherein a metal containing layer forms at least either an etch stop layer below the oxide layer or a patterned mask above the oxide layer, wherein a patterned organic mask is above the oxide layer. The substrate is placed in a plasma processing chamber. The oxide layer is etched through the patterned organic mask, wherein metal residue from the metal containing layer forms metal residue on sidewalls of the oxide layer. The patterned organic mask is stripped. The metal residue is cleaned by the steps comprising providing a cleaning gas comprising BCl_3 and forming a plasma from the cleaning gas. The substrate is removed from the plasma processing chamber.
摘要翻译：提供了一种用于在衬底上形成氧化物层中的器件的方法，其中含金属层至少形成氧化物层下方的蚀刻停止层或氧化物层上方的图案化掩模，其中图案化的有机掩模在氧化物之上层。将基板放置在等离子体处理室中。通过图案化的有机掩模蚀刻氧化物层，其中来自含金属层的金属残余物在氧化物层的侧壁上形成金属残留物。图案化的有机掩模被剥离。通过包括提供包含BCl 3的清洁气体并从清洁气体形成等离子体的步骤来清洁金属残余物。将衬底从等离子体处理室中取出。

3. 发明公开

KR1020150102685A 플라즈마 에칭 챔버 내에서 반도체 기판의 상부 표면을 평탄화하는 방법 审中-实审
标题翻译：在等离子体蚀刻室中平面化半导体衬底的上表面的方法
公开(公告)号：KR1020150102685A
公开(公告)日：2015-09-07
申请号：KR1020150020112
申请日：2015-02-10
申请人： 램 리써치 코포레이션
发明人： 티투스모니카 , 카마르시고우리 , 싱하미트 , 키무라요시에 , 센메이후아 , 저우바오수오 , 저우이펑 , 호앙존
IPC分类号： H01L21/321 , H01L21/3105 , H01L21/02 , H01L21/3065
CPC分类号： H01L22/12 , H01L21/3065 , H01L21/31116 , H01L21/67103 , H01L22/20 , H01L21/32115 , H01L21/02065 , H01L21/31051
摘要： 플라즈마 에칭 챔버 내에서 반도체 기판의 상부 표면을 평탄화하는 방법이 본 명세서에서 개시되며, 반도체 기판은 플라즈마 에칭 챔버 내에 위치된 기판 지지 어셈블리의 지지 표면 상에 지지되며, 기판 지지 어셈블리는 독립적으로 제어된 열 (thermal) 제어 요소들의 어레이를 기판 지지 어셈블리 내에 포함하며, 독립적으로 제어된 열 제어 요소들의 어레이의 열 제어 요소들은 독립적으로 제어가능한 가열기 존들 (zones) 을 형성하도록 기판 지지 어셈블리의 지지 표면의 공간적 및 시간적 온도를 제어하게 동작가능하며, 독립적으로 제어가능한 가열기 존들은 반도체 기판의 상부 표면에 걸친 목표된 온도 프로파일에 대응되게 형성된다. 플라즈마 에칭 동안의 반도체 기판의 상부 표면에 걸친 에칭 레이트는 상부 표면의 국부화된 온도에 의존하며, 목표된 온도 프로파일은 반도체 기판의 상부 표면이 미리 결정된 기간 내에 평탄화되도록 결정된다. 반도체 기판이 미리 결정된 기간 동안에 플라즈마 에칭되며 이로써 반도체 기판의 상부 표면이 평탄화된다.
摘要翻译：在本发明中公开了在等离子体蚀刻室中平面化半导体衬底的上表面的方法。半导体衬底被支撑在放置在等离子体蚀刻室中的衬底支撑组件的支撑表面上。衬底支撑组件包括其中独立控制的热控制元件的阵列。热控制元件可操作以控制基板支撑组件的支撑表面的空间和时间温度以形成独立可控的加热器区域。可独立控制的加热器区域形成为对应于横跨半导体衬底的上表面的所需温度分布。在等离子体蚀刻期间跨越半导体衬底的上表面的蚀刻速率取决于其局部温度。确定期望的温度曲线，使得半导体衬底的上表面在预定时间内被平坦化。将衬底等离子体蚀刻预定时间，从而平坦化衬底的上表面。

4. 发明公开

KR1020140111293A 상단 풀다운 없는 실리콘 나이트라이드 건조 트림 审中-实审
标题翻译：无硝酸钾干燥无铅拉扯
公开(公告)号：KR1020140111293A
公开(公告)日：2014-09-18
申请号：KR1020147019791
申请日：2012-12-10
申请人： 램 리써치 코포레이션
发明人： 중칭후아 , 키무라요시에 , 태원김 , 푸치안 , 로글래디스 , 우파드야야가네쉬 , 야마구치요코
IPC分类号： H01L21/336 , H01L29/786 , H01L21/20
CPC分类号： H01L29/66477 , H01L29/665 , H01L29/6653 , H01L29/78
摘要： 기판 위에 실리콘 게이트들을 갖는 디바이스들을 형성하기 위한 방법이 제공된다. 실리콘 나이트라이드 스페이서들은 실리콘 게이트들의 측부들 상에 형성된다. 이온 임플란트는 이온 임플란트 영역들을 형성하기 위한 마스크들로서 실리콘 나이트라이드 스페이서들을 사용하여 제공된다. 비컨포멀 층은, 실리콘 나이트라이드 스페이서들의 측벽들 상 보다 스페이서들 사이와 스페이서들 및 게이트들의 상단들 상에 더 두꺼운 층을 선택적으로 증착하는 게이트들과 스페이서들 위에 선택적으로 증착된다. 비컨포멀 층의 측벽들은 실리콘 나이트라이드 스페이서들의 측벽들 상에서 에칭되어 버린다. 실리콘 나이트라이드 스페이서들은 트림된다.

5. 发明公开

KR1020170015176A 가스 전달 시스템 审中-实审
标题翻译：气体输送系统
公开(公告)号：KR1020170015176A
公开(公告)日：2017-02-08
申请号：KR1020160094074
申请日：2016-07-25
申请人： 램 리써치 코포레이션
发明人： 드루어리존 , 키무라요시에 , 아담스제임스 , 아담스요코야마구치 , 젬락토니
IPC分类号： H01L21/02 , C23C16/455 , H01L21/67 , H01L21/60
CPC分类号： H01L21/67017
摘要： 기판프로세싱시스템을위한가스전달시스템은제 1 매니폴드및 제 2 매니폴드를포함한다. 가스전달서브시스템은가스소스들로부터가스들을선택적으로전달한다. 가스전달서브시스템은제 1 가스혼합물을제 1 매니폴드로전달하고제 2 가스혼합물을제 2 매니폴드로전달한다. 가스스플리터는제 2 매니폴드의유출부와유체로연통하는유입부, 제 1 매니폴드의유출부와유체로연통하는제 1 유출부, 및제 2 유출부를포함한다. 가스스플리터는제 2 가스혼합물을제 1 유출부로출력되는제 1 플로우레이트의제 1 부분및 제 2 유출부로출력되는제 2 플로우레이트의제 2 부분으로스플릿한다 (split). 기판프로세싱시스템의제 1 존및 제 2 존은가스스플리터의제 1 유출부및 제 2 유출부와각각유체로연통한다.
摘要翻译：用于基板处理系统的气体输送系统包括第一歧管和第二歧管。气体输送子系统选择性地从气体源输送气体。气体输送子系统将第一气体混合物输送到第一歧管和第二气体混合物。气体分配器包括与第二歧管的出口流体连通的入口，与第一歧管的出口流体连通的第一出口和第二出口。气体分配器以第一流量将第二气体混合物分成第一部分，第一流量输出到第一出口，第二部分以第二流量分配，输出到第二出口。基板处理系统的第一和第二区分别与气体分离器的第一和第二出口流体连通。

6. 发明公开

KR1020160045615A 개선된 FIN 디바이스 성능을 위한 에어 갭 스페이서 집적 审中-实审
标题翻译：用于改进FIN设备性能的空气隙间隙整合
公开(公告)号：KR1020160045615A
公开(公告)日：2016-04-27
申请号：KR1020150144909
申请日：2015-10-16
申请人： 램 리써치 코포레이션
发明人： 베셀폴레이먼드 , 반슈라벤디즈크바트 , 키무라요시에 , 델가디노게라도에이. , 오콘-슈미드트,해랄드 , 양덩리앙
IPC分类号： H01L29/78 , H01L29/49 , H01L29/66
CPC分类号： H01L29/4991 , H01L29/6653 , H01L29/66545 , H01L29/6656 , H01L29/66795 , H01L29/785
摘要： 에어갭 스페이서를갖는 FinFET 디바이스를제공하기위한방법은, 제 1 층간유전체 (ILD; interlayer dielectric) 층, 복수의핀들 (fins) 및복수의핀들을가로지르도록배열된더미폴리실리콘게이트를포함하는기판을제공하는단계; 더미폴리실리콘게이트둘레에희생적스페이서를증착하는단계; 희생적스페이서둘레에제 2 ILD 층을증착하는단계; 제 2 ILD 층및 희생적스페이서에대해더미폴리실리콘게이트를선택적으로에칭하는단계; 대체금속게이트 (RMG; replacement metal gate) 를증착하는단계; 희생적스페이서로둘러싸인리세스를생성하도록 RMG의일부를에칭하는단계; 및리세스내에게이트캡핑층을증착하는단계로서, 제 1 층은희생적스페이서에의해적어도부분적으로둘러싸이는, 게이트캡핑층을증착하는단계를포함한다. 게이트캡핑층은실리콘옥시카바이드 (SiOC) 로이루어진다.
摘要翻译：提供了一种用于提供具有气隙间隔物的FinFET器件的方法。本发明包括：提供具有布置在鳍片上的第一层间电介质（ILD）层，多个鳍片和虚设多晶硅栅极的衬底的步骤; 在所述虚设多晶硅栅极的周围沉积牺牲隔离物的步骤; 在牺牲隔离物的圆周处沉积第二ILD层的步骤; 相对于第二ILD层和牺牲间隔物选择性地蚀刻虚设多晶硅栅极的步骤; 存放更换金属门（RMG）的步骤; 蚀刻RMG的一部分从而产生由牺牲间隔物包围的凹部的步骤; 以及至少部分地沉积具有由所述牺牲隔离物包围的第一层的栅极覆盖层的步骤，作为将所述栅极覆盖层沉积在所述凹部中的步骤。栅极覆盖层由碳氧化硅（SiOC）制成。

7. 发明公开

KR1020140099838A 웨이퍼 기반으로 웨이퍼 상의 온도와 트림 시간을 통해 ＣＤ 및 ＣＤ 균일성을 제어하는 방법 审中-实审
标题翻译：通过基于波浪的方式控制光盘和光盘的平均时间和温度
公开(公告)号：KR1020140099838A
公开(公告)日：2014-08-13
申请号：KR1020140012816
申请日：2014-02-04
申请人： 램 리써치 코포레이션
发明人： 키무라요시에 , 캠프탐에이. , 파페에릭 , 데쉬판데로히트 , 개프키이스 , 카마르시고우리
IPC分类号： H01L21/3065
CPC分类号： H01L22/26 , H01J37/32724 , H01J37/32926 , H01J37/32935 , H01L21/67069 , H01L21/67248 , H01L22/12 , H01L22/20 , H01L2924/0002 , H01L2924/00
摘要： An exemplary embodiment relates to a method of controlling CD uniformity of a wafer by controlling a trim time on a temperature in a plasma processing system. The plasma processing system includes a wafer support member assembly including a plurality of temperature control regions, which are independently controlled, close to a device die position over a temperature control region on the wafer, and a controller to control respective temperature control regions. The controller receives process control and temperature data associated with at least one processed wafer in a plasma chamber of the plasma processing system. Further, the controller receives a critical device parameter of a wafer currently inserted into a plasma chamber. The controller calculates a desired temperature profile and a desired trim time of a current wafer based on process control and temperature data of at least one processed wafer and a critical device parameter of a current wafer. In order to control each temperature of the device die position, while a temperature is controlled at a temperature control region, a current wafer performs a trimming operation for a desired trim time.
摘要翻译：示例性实施例涉及通过控制等离子体处理系统中的温度的修整时间来控制晶片的CD均匀性的方法。等离子体处理系统包括晶片支撑构件组件，该晶片支撑构件组件包括多个温度控制区域，其独立地被控制，接近晶片上的温度控制区域上的器件管芯位置，以及控制器以控制各个温度控制区域。控制器接收与等离子体处理系统的等离子体室中的至少一个处理的晶片相关联的过程控制和温度数据。此外，控制器接收当前插入到等离子体室中的晶片的关键器件参数。控制器基于至少一个已处理晶片的过程控制和温度数据以及当前晶片的关键器件参数来计算当前晶片的期望温度分布和期望的修整时间。为了控制器件管芯位置的每个温度，当将温度控制在温度控制区域时，当前的晶片进行修整操作以达到期望的修整时间。

8. 发明授权

KR102048591B1 웨이퍼 기반으로 웨이퍼 상의 온도와 트림 시간을 통해 ＣＤ 및 ＣＤ 균일성을 제어하는 방법 有权
公开(公告)号：KR102048591B1
公开(公告)日：2019-11-25
申请号：KR1020140012816
申请日：2014-02-04
申请人： 램 리써치 코포레이션
发明人： 키무라요시에 , 캠프탐에이. , 파페에릭 , 데쉬판데로히트 , 개프키이스 , 카마르시고우리
IPC分类号： H01L21/3065

9. 发明公开

KR1020140121786A 반도체 제조를 위한 내부 플라즈마 그리드 어플리케이션 审中-实审
标题翻译：内部等离子体应用半导体制造
公开(公告)号：KR1020140121786A
公开(公告)日：2014-10-16
申请号：KR1020140040626
申请日：2014-04-04
申请人： 램 리써치 코포레이션
发明人： 패터슨알렉스 , 김도영 , 카마르시고우리 , 델푸포헬렌 , 유젠-칸 , 티투스모니카 , 마니라디카 , 선노엘유이 , 가니니콜라스 , 키무라요시에 , 청팅-잉
IPC分类号： H01L21/3065
CPC分类号： H01L21/0273 , H01J37/321 , H01J37/32422 , H01L21/28123 , H01L21/3065 , H01L21/31138 , H01L21/32137 , H01L21/76224 , H01L29/66795
摘要： 본 명세서에서 개시된 실시예들은 반도체 기판들을 에칭하기 위한 개선된 방법들 및 장치들에 대한 것이다. 플라즈마 그리드 어셈블리는 반응 챔버 내에 위치하여서 챔버를 상부 서브-챔버와 하부 서브-챔버로 분할한다. 플라즈마 그리드 어셈블리는 소정의 종들이 상부 서브-챔버에서 하부 서브-챔버로 통과하게 하는, 특정 종횡비의 슬롯들을 갖는 하나 이상의 플라즈마 그리드들을 포함할 수 있다. 몇몇 경우들에서, 전자-이온 플라즈마가 상부 서브-챔버에서 생성된다. 그리드를 통과하여서 하부 서브-챔버에 도달한 전자들은 이러한 통과 시에 냉각된다. 몇몇 경우들에서, 이는 하부 서브-챔버 내에서 이온-이온 플라즈마를 낳는다. 이온-이온 플라즈마는 다양한 에칭 공정들에서 유리하게 사용될 수 있다.
摘要翻译：说明书中公开的实施例涉及用于蚀刻半导体衬底的改进的方法和装置。等离子体栅格组件设置在反应室中以将室隔离成上部副室和下部副室。等离子体栅格组件可以包括至少一个等离子体栅格，其具有允许预定物质从上部子室传递到下部子室的特定纵横比的狭槽。在一些情况下，在上部子室中产生电子 - 离子等离子体。在通过期间，通过栅极然后到达下部子室的电子被冷却。在某些情况下，下室产生离子离子等离子体。离子离子等离子体可以有利地用于各种蚀刻工艺中。

10. 发明公开

KR1020140023219A 혼합된 모드 펄싱을 갖는 식각 审中-实审
标题翻译：具有混合模式脉冲的ETCH
公开(公告)号：KR1020140023219A
公开(公告)日：2014-02-26
申请号：KR1020130096201
申请日：2013-08-13
申请人： 램 리써치 코포레이션
发明人： 중칭후아 , 리시이 , 키라코시안아르멘 , 저우이펑 , 빈나코타람쿠마르 , 쿼밍슈 , 래거번스리칸쓰 , 키무라요시에 , 김태원 , 카마르시고우리
IPC分类号： H01L21/3065
CPC分类号： H01L21/31116 , H01J37/32706 , H01L21/31144 , H01L29/66795
摘要： Provided is a method for etching a dielectric layer arranged under a patterned organic mask having a feature, and the hard mask of the lower part of an organic mask feature. An etch gas is provided. The etch gas of plasma is formed. A pulsed bias having a pulse frequency of 10 Hz to 1 kHz is provided. A bias RF having a frequency of 2 to 60 Mhz is provided. The pulsed bias is selectively deposited on the uppermost part of the organic mask with regard to the dielectric layer. [Reference numerals] (104) locate a substrate in a chamber; (108) Selectively etch a pulsed bias; (112) Selective mask deposition step; (116) Selective etching step; (120) Remove the substrate from the chamber; (AA) Start; (BB) Stop
摘要翻译：提供一种用于蚀刻布置在具有特征的图案化有机掩模下面的电介质层的方法，以及有机掩模特征的下部的硬掩模。提供蚀刻气体。形成等离子体的蚀刻气体。提供脉冲频率为10Hz至1kHz的脉冲偏压。提供频率为2至60Mhz的偏置RF。相对于电介质层，脉冲偏压选择性地沉积在有机掩模的最上部。（104）将基板定位在室中; （108）选择性地蚀刻脉冲偏压; （112）选择性掩模沉积步骤; （116）选择性蚀刻步骤; （120）从室中取出基材; （AA）开始; （BB）停止

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