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1. 发明授权

KR1019970006529B1 반도체 장치 失效
标题翻译：半导体器件
公开(公告)号：KR1019970006529B1
公开(公告)日：1997-04-29
申请号：KR1019880013310
申请日：1988-10-12
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 히다치초엘에스아이 엔지니어링가부시키가이샤
发明人： 다까하시야스시 , 미야자와가즈유끼 , 이와이히데또시 , 무라나까마사야
IPC分类号： H01L23/48 , H01L21/60
CPC分类号： H01L24/49 , H01L23/4951 , H01L23/49541 , H01L23/49555 , H01L24/05 , H01L24/45 , H01L24/48 , H01L2224/04042 , H01L2224/05554 , H01L2224/05624 , H01L2224/32245 , H01L2224/45144 , H01L2224/48091 , H01L2224/48247 , H01L2224/48624 , H01L2224/49171 , H01L2224/73265 , H01L2224/85424 , H01L2924/00014 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01015 , H01L2924/01019 , H01L2924/01028 , H01L2924/01029 , H01L2924/01039 , H01L2924/01047 , H01L2924/01074 , H01L2924/01079 , H01L2924/10253 , H01L2924/14 , H01L2924/181 , H01L2924/3011 , H01L2924/00 , H01L2224/05599 , H01L2924/00012
摘要： 내용없음.
摘要翻译：根据本发明，半导体芯片部分地使用无引线引线框安装在Z字形在线型封装（ZIP）上，并且焊盘布置在芯片上，使得芯片也可以应用于其他不同类型的封装。作为不同类型的封装，有一个小型的外部J型弯曲型封装（SOJ），其中使用了带有引脚的引线框架和双列直插式封装（DIP），其中使用无引脚引线框架。此外，在芯片上的接合焊盘之间设置多个接合焊盘对，这样的焊盘对的每个焊盘具有与其相关的另一焊盘相同的功能，从而在半导体芯片上的不同接合焊盘中复制共同的功能，以便容易地将半导体芯片促进或兼容到各种或不同类型的封装。

2. 发明授权

KR100088118B1 다이나믹RAM의테스트방법 失效
公开(公告)号：KR100088118B1
公开(公告)日：1995-08-18
申请号：KR1019940021372
申请日：1994-08-29
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 미야자와가즈유끼 , 시모히가시가쯔히로 , 에또쥰 , 기무라가쯔따까
IPC分类号： G11C29/00

3. 发明公开

KR1019930005170A 반도체기억장치 失效
公开(公告)号：KR1019930005170A
公开(公告)日：1993-03-23
申请号：KR1019920012675
申请日：1992-07-16
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 사꾸따도시유끼 , 미야자와가즈유끼 , 오구찌사또시 , 가네다아이조 , 미따니마사오 , 나까무라쇼조
IPC分类号： H01L21/60
摘要： 내용 없음.

4. 发明授权

KR1019930001563B1 반도체 집적 회로장치 失效
标题翻译：半导体集成电路器件
公开(公告)号：KR1019930001563B1
公开(公告)日：1993-03-04
申请号：KR1019920018775
申请日：1992-10-13
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 이와이히데또시 , 미쯔사다가즈미찌 , 이시하라마사미찌 , 마쯔모또데쯔로 , 미야자와가즈유끼
IPC分类号： H01L29/78
摘要： 내용 없음.

7. 发明授权

KR100106135B1 반도체 기억장치 失效
公开(公告)号：KR100106135B1
公开(公告)日：1996-10-15
申请号：KR1019880001941
申请日：1988-02-24
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 이도우가즈야 , 기무라가쯔다까 , 미야자와가즈유끼
IPC分类号： G11C11/34

8. 发明授权

KR1019950004625B1 다이나믹RAM의테스트방법 失效
标题翻译：如何测试动态RAM
公开(公告)号：KR1019950004625B1
公开(公告)日：1995-05-03
申请号：KR1019940021372
申请日：1994-08-29
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 미야자와가즈유끼 , 시모히가시가쯔히로 , 에또쥰 , 기무라가쯔따까
IPC分类号： G11C29/00
摘要： 내용 없음.

9. 发明授权

KR100215082B1 비반전 버퍼회로 장치와 반도체 메모리 회로장치 失效
标题翻译：非反相缓冲电路设备和半导体存储器电路设备
公开(公告)号：KR100215082B1
公开(公告)日：1999-08-16
申请号：KR1019910019016
申请日：1991-10-29
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 히다치초엘에스아이 엔지니어링가부시키가이샤
发明人： 요꼬야마유지 , 미야자와가즈유끼 , 미와히도시 , 와다쇼지
IPC分类号： G11C11/40
CPC分类号： H03K19/0136 , G11C7/1051 , G11C8/06 , H03K19/09448
摘要： 반도체 메모리의 입력버퍼 회로에 적합한 비반전 버퍼회로 장치가 논리 게이트단의 수를 줄일 수 있도록 제공되어 반도체 메모리의 고속 작동을 실현한다. 상기 비반전 버퍼회로장치는 입력단의 MOS 트랜지스터가 입력 디지탈 신호와 같은 논리 레벨에서 신호를 발생하기 위해 출력단에서 바이폴라 트랜지스터를 구동하는 방식과, 상기 바이폴라 트랜지스터를 구동하는 방식과, 상기 바이폴라 트랜지스터의 베이스와 콜랙터 사이에서 병렬로 연결된 n-채널 MOS 트랜지스터와 p-채널 MOS 트랜지스터가 각각 입력디지탈 신호의 반전신호와 그것의 비반전 신호에 의해 온-오프 제어되는 방식으로 설계된다. 다른 실시예에서, 입력 버퍼회로는 셋 모드에서 입력신호를 반전하여 출력하고, 리셋모드에서 소정의 포텐셜로 신호를 출력하기 위한 반전신호 출력회로와, 셋모드에서 비반전 상태로 입력신호를 출력하고 리셋모드에서 소정의 포텐셜로 신호를 출력하기 위한 비반전된 신호출력회로를 포함한다.
상기 반전된 신호출력 회로는 이것의 콜렉터 포텐셜에서 출력신호를 발생하는 바이폴라 트랜지스터와, 상기 바이폴라 트랜지스터에 콜렉터 전류의 공급을 제어하기 위한 제 1스위칭회로와, 입력신호에 따라 바이폴라 트랜지스터에 베이스 전류를 공급하기 위해 바이폴라 트랜지스터의 베이스와 콜렉터 사이에 병렬로 연결된 n-채널 MOS 트랜지스터와, 상기 바이폴라 트랜지스터에 베이스 전류의 공급을 제어하기 위해 제 2스위칭 회로를 포함하고, 상기 제 1스위칭 회로와 상기 제 2스위칭 회로는 선택적으로 온-오프 제어된다.

10. 发明授权

KR100143876B1 반도체기억 장치 및 그 결함구제방법 失效
标题翻译：半导体存储器件及其缺陷补救方法
公开(公告)号：KR100143876B1
公开(公告)日：1998-08-17
申请号：KR1019940027362
申请日：1994-10-26
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 히다치초엘에스아이 엔지니어링가부시키가이샤
发明人： 가지가야가즈히꼬 , 미야자와가즈유끼 , 쯔노자끼마나부 , 오시마가즈요시 , 야마자끼다까시 , 사까이유지 , 사와다지로 , 야마구찌야스노리 , 마쯔모또데쯔로 , 우도신지 , 요시오까히로시 , 사이또히로까즈 , 다까노미쯔히로 , 모리노마꼬또 , 미야따께신이찌 , 미야모또에이지 , 가사미야스히로 , 엔도아끼라 , 호리료이찌 , 에또쥰 , 호리구찌마사시 , 이께나가신이찌 , 구마따아쯔시
IPC分类号： G11C11/34
CPC分类号： G11C5/025 , G11C5/063 , G11C11/406 , H01L24/05 , H01L24/06 , H01L24/45 , H01L24/48 , H01L2224/04042 , H01L2224/05553 , H01L2224/05556 , H01L2224/32245 , H01L2224/45144 , H01L2224/48091 , H01L2224/48247 , H01L2224/4826 , H01L2224/48465 , H01L2224/48599 , H01L2224/73215 , H01L2924/00014 , H01L2924/01005 , H01L2924/01006 , H01L2924/0101 , H01L2924/01013 , H01L2924/01014 , H01L2924/01015 , H01L2924/01018 , H01L2924/01019 , H01L2924/01021 , H01L2924/01023 , H01L2924/01024 , H01L2924/01028 , H01L2924/01037 , H01L2924/01038 , H01L2924/01039 , H01L2924/01041 , H01L2924/01043 , H01L2924/0105 , H01L2924/01051 , H01L2924/01052 , H01L2924/01054 , H01L2924/01055 , H01L2924/01058 , H01L2924/01059 , H01L2924/01074 , H01L2924/01075 , H01L2924/01079 , H01L2924/01083 , H01L2924/12042 , H01L2924/1305 , H01L2924/13091 , H01L2924/14 , H01L2924/181 , H01L2924/19041 , H01L2924/19043 , H01L2924/30105 , H01L2924/3011 , H01L2924/3025 , H01L2924/00 , H01L2924/00012 , H01L2224/85399 , H01L2224/05599
摘要： Herein disclosed is a semiconductor memory device, in which peripheral circuits are arranged in a cross area of a semiconductor chip composed of the longitudinal center portions and the transverse center portions, and in which memory arrays are arranged in the four regions which are divided by the cross area. Thanks to this structure in which the peripheral circuits are arranged at the center portion of the chip, the longest signal transmission paths can be shortened to about one half of the chip size to speed up the DRAM which is intended to have a large storage capacity.
摘要翻译：这里公开了一种半导体存储器件，其中外围电路布置在由纵向中心部分和横向中心部分组成的半导体芯片的交叉区域中，并且其中存储器阵列布置在由交叉区域。由于外围电路布置在芯片的中心部分的这种结构，最长的信号传输路径可以缩短到芯片尺寸的大约一半，以加快DRAM的大容量。

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