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1. 发明公开

KR1020080008234A 불휘발성 반도체 기억장치 有权
标题翻译：非易失性半导体存储器件
公开(公告)号：KR1020080008234A
公开(公告)日：2008-01-23
申请号：KR1020070069245
申请日：2007-07-10
申请人： 가부시끼가이샤 도시바
发明人： 히로시아카호리 , 와카코다케우치 , 아츠히로사토
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11521 , H01L21/28273 , H01L27/115 , H01L29/42336 , H01L27/2463
摘要： A non-volatile semiconductor memory device is provided to improve electrical reliability by suppressing a leakage current through an inter-electrode insulating layer. A plurality of memory elements are formed in a matrix pattern on a semiconductor substrate. A plurality of bit lines selectively come in contact with the memory elements in a column direction. A plurality of word lines come in contact with the memory elements in a row direction. Each of the memory elements includes a first gate insulating layer formed on the semiconductor substrate, a charge accumulation layer formed on the first gate insulating layer, a second gate insulating layer formed on the charge accumulation layer, and a control electrode formed on the second gate insulating layer. A ratio r/d is equal to and more than 0.5 where r is a radius of curvature of an upper corner part or surface roughness of the charge accumulation layer and d is an equivalent oxide thickness of the second gate insulating layer in a cross section along a direction vertical to the bit lines.
摘要翻译：提供一种非易失性半导体存储器件，通过抑制通过电极间绝缘层的漏电流来提高电可靠性。在半导体衬底上以矩阵形式形成多个存储元件。多个位线选择性地沿列方向与存储元件接触。多个字线在行方向上与存储元件接触。每个存储元件包括形成在半导体衬底上的第一栅极绝缘层，形成在第一栅极绝缘层上的电荷累积层，形成在电荷累积层上的第二栅极绝缘层，以及形成在第二栅极上的控制电极绝缘层。比率r / d等于大于0.5，其中r是上角部的曲率半径或电荷累积层的表面粗糙度，d是沿着截面的第二栅极绝缘层的等效氧化物厚度垂直于位线的方向。

2. 发明授权

KR100853323B1 불휘발성 반도체 기억장치 有权
标题翻译：非易失性半导体存储器件
公开(公告)号：KR100853323B1
公开(公告)日：2008-08-20
申请号：KR1020070069245
申请日：2007-07-10
申请人： 가부시끼가이샤 도시바
发明人： 히로시아카호리 , 와카코다케우치 , 아츠히로사토
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11521 , H01L21/28273 , H01L27/115 , H01L29/42336
摘要： 본 발명은, 게이트전극간 절연막의 누설전류를 억제하고, 전기적 신뢰성을 향상시킨 불휘발성 반도체 기억장치를 제공한다.
반도체기판 상에 행렬모양으로 형성된 복수의 메모리소자와, 동일 열방향의 메모리소자에 선택적으로 접속되는 복수의 비트선 및, 동일 행방향의 메모리소자에 접속되는 복수의 워드선을 구비하되, 각 메모리소자가 반도체기판 상에 순차 형성된 제1게이트 절연막, 전하축적층, 제2게이트 절연막, 제어전극과, 전하축적층의 대향하는 측면을 따라 상기 실리콘기판 상면에 형성된 1쌍의 불순물 주입층을 구비하고, 비트선에 수직한 단면에서 전하축적층의 상부 코너부 또는 표면 요철부(凹凸部)의 곡률반경을 r, 제2게이트 절연막의 실리콘 산화막 환산 막두께를 d로 할 때, r/d가 0.5 이상이다.
摘要翻译：本发明提供抑制栅极间绝缘膜的漏电流并提高电可靠性的非易失性半导体存储装置。

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