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1. 发明授权

KR100554996B1 반도체 기억 장치 失效
标题翻译：半导体存储设备
公开(公告)号：KR100554996B1
公开(公告)日：2006-02-24
申请号：KR1020030085624
申请日：2003-11-28
申请人： 가부시끼가이샤 도시바
发明人： 시미즈아끼라 , 시로따리이찌로 , 아라이후미따까
IPC分类号： G11C16/08
CPC分类号： G11C16/08 , G11C16/0483 , H01L27/105 , H01L27/115
摘要： 반도체 기억 장치는, 각각이 전기적으로 정보의 재기입이 가능하고 또한 로우 방향의 어드레스가 연속하는 제1, 제2, 제3 메모리 셀 트랜지스터를 포함한다. 제1, 제2, 제3 전송 트랜지스터의 전류 통로의 일단은, 제1, 제2, 제3 메모리 셀 트랜지스터의 제어 전극과 각각 접속된다. 제1, 제2, 제3 전송 트랜지스터의 전류 통로의 타단에는, 기입 전압, 패스 전압, 제1 전압이 각각 인가된다. 패스 전압은 기입 전압보다 낮고, 제1 전압은 버스 전압보다 낮다. 제1 제어부는, 제1, 제2 전송 트랜지스터를 도통시키기 위한 제1 온 전압을 제1, 제2 전송 트랜지스터의 게이트에 인가한다. 제2 제어부는, 제3 전송 트랜지스터를 도통시키기 위한, 제1 온 전압과는 다른 제2 온 전압을 제3 전송 트랜지스터의 게이트에 인가한다.
메모리 셀 트랜지스터, 트랜스퍼 게이트 트랜지스터, 전송 트랜지스터, 로우 디코더
摘要翻译：该半导体存储器件包括第一，第二和第三存储器单元晶体管，每个晶体管都能够电重写信息，并且行方向上的地址是连续的。第一，第二和第三传输晶体管的电流路径的一端分别连接到第一，第二和第三存储单元晶体管的控制电极。写入电压，通过电压和第一电压分别被施加到第一，第二和第三传输晶体管的电流路径的另一端。通过电压低于写入电压，并且第一电压低于总线电压。第一控制部分施加用于将第一和第二转移晶体管导通到第一和第二转移晶体管的栅极的第一导通电压。第二控制部分施加与第一导通电压不同的第二导通电压，用于将第三传输晶体管导通到第三传输晶体管的栅极。

2. 发明公开

KR1020040048341A 반도체 기억 장치 失效
标题翻译：使用LSB或EASB方法的半导体存储器件
公开(公告)号：KR1020040048341A
公开(公告)日：2004-06-09
申请号：KR1020030085624
申请日：2003-11-28
申请人： 가부시끼가이샤 도시바
发明人： 시미즈아끼라 , 시로따리이찌로 , 아라이후미따까
IPC分类号： G11C16/08
CPC分类号： G11C16/08 , G11C16/0483 , H01L27/105 , H01L27/115
摘要： PURPOSE: A semiconductor memory device is provided to reduce a leakage current by enlarging an isolation insulator film between transistors, and thus to increase an area of a transfer gate part. CONSTITUTION: A transfer gate part(TG1) has the first group GP1 and the second group GP2. The first group GP1 has transfer gate transistors(TRa1,TRb1). The first ports of each current path of the transfer gate transistors(TRa1,TRb1) are connected at a connection part(N1), where a voltage is applied to a contact. The second port of each current path of transfer gate transistors(TRa1¯TRa2n-1,TRb1¯TRb2n-1) are connected to each control gate.
摘要翻译：目的：提供一种半导体存储器件，用于通过放大晶体管之间的隔离绝缘膜来减少泄漏电流，从而增加传输栅极部分的面积。构成：传输门部分（TG1）具有第一组GP1和第二组GP2。第一组GP1具有传输栅极晶体管（TRa1，TRb1）。传输门晶体管（TRa1，TRb1）的每个电流路径的第一端口在连接部分（N1）处连接，其中电压被施加到触点。传输门晶体管（TRa1〜Tb2n-1，TRb1〜Pb2n-1）的每个电流路径的第二端口连接到每个控制栅极。

3. 发明授权

KR100628419B1 개선된 게이트 전극을 포함하는 불휘발성 반도체 기억 장치 失效
标题翻译：非线性半导体存储器件，包括改进的栅极电极
公开(公告)号：KR100628419B1
公开(公告)日：2006-09-28
申请号：KR1020030066807
申请日：2003-09-26
申请人： 가부시끼가이샤 도시바
发明人： 아라이후미따까 , 마쯔나가야스히꼬 , 사꾸마마꼬또 , 시로따리이찌로 , 시미즈아끼라
IPC分类号： H01L27/115
CPC分类号： H01L27/115 , G11C16/0483 , G11C16/10 , H01L21/28273 , H01L27/11521 , H01L29/42324 , H01L29/42336 , H01L29/7883
摘要： 반도체 기판 상에 게이트 절연막을 개재하여 부유 게이트가 형성된다. 상기 반도체 기판 내의 상기 부유 게이트의 양쪽에 소스 또는 드레인 영역으로서 확산층이 형성된다. 상기 양쪽 확산층에 대향하여 상기 부유 게이트의 양쪽에 상기 부유 게이트를 구동하기 위한 제1 및 제2 제어 게이트가 게이트간 절연막을 개재하여 형성된다.
게이트 절연막, 부유 게이트, 불휘발성 반도체 기억 장치, 게이트 전극, 메모리 셀

4. 发明公开

KR1020040081048A 반도체 장치의 제조 방법 失效
标题翻译：半导体器件及其制造方法，以减少PEP工艺数量和制造成本
公开(公告)号：KR1020040081048A
公开(公告)日：2004-09-20
申请号：KR1020040015701
申请日：2004-03-09
申请人： 가부시끼가이샤 도시바
发明人： 아라이노리히사 , 나까노다께시 , 우에노고끼 , 시미즈아끼라
IPC分类号： H01L29/78
CPC分类号： H01L21/823481 , H01L21/2652 , H01L21/76237 , H01L29/0619 , H01L29/78 , H01L21/2253 , H01L21/2254 , H01L29/94 , H01L2924/01005 , H01L2924/01015
摘要： PURPOSE: A method for fabricating a semiconductor device is provided to reduce the number of PEP(photolithographic and etching process) and fabricating cost by sequentially performing a field ion implantation process and a channel ion implantation process while using the same ion implantation mask pattern. CONSTITUTION: A trench filling isolation region(11) is selectively formed in the superficial part of a semiconductor layer(10) of the first conductivity type. A resist pattern(12) has an opening corresponding to a range from a part above the center of the isolation region to the upper part of a MOS(metal oxide semiconductor) device region surrounded by the isolation region. By using the resist pattern as a mask, the first impurity ions of the first conductivity type for forming a field inversion preventing region(13) are implanted at acceleration energy that makes the first impurity ions reach a depth right under the lower surface of the isolation region. By using the resist pattern as a mask, the second impurity ions are implanted to control the critical dimension of a MOS device at acceleration energy that doesn't make the second impurity ions pass through the isolation region. A gate electrode(15) is formed on the semiconductor layer by interposing a gate insulation layer(14). An impurity diffusion region(16) for the source/drain of the MOS device is selectively formed in the superficial part of the MOS device region, self-aligned with the gate electrode.
摘要翻译：目的：提供一种用于制造半导体器件的方法，以通过在使用相同的离子注入掩模图案的同时依次执行场离子注入工艺和通道离子注入工艺来减少PEP（光刻和蚀刻工艺）的数量和制造成本。构成：在第一导电类型的半导体层（10）的表面部分中选择性地形成沟槽填充隔离区（11）。抗蚀剂图案（12）具有对应于从隔离区域的中心部分到隔离区域包围的MOS（金属氧化物半导体）器件区域的上部的范围的开口。通过使用抗蚀剂图案作为掩模，以加速能量注入用于形成场反转防止区域（13）的第一导电类型的第一杂质离子，使得第一杂质离子在隔离物的下表面下方到达深度地区。通过使用抗蚀剂图案作为掩模，注入第二杂质离子以控制不使第二杂质离子通过隔离区域的加速能量下的MOS器件的临界尺寸。通过插入栅绝缘层（14）在半导体层上形成栅电极（15）。用于MOS器件的源极/漏极的杂质扩散区域（16）选择性地形成在与栅极电极自对准的MOS器件区域的表面部分中。

5. 发明公开

KR1020040076564A 개선된 게이트 전극을 포함하는 불휘발성 반도체 기억 장치 失效
标题翻译：具有改进的门电极到微型电池并减少写电压的非挥发性半导体存储器件
公开(公告)号：KR1020040076564A
公开(公告)日：2004-09-01
申请号：KR1020030066807
申请日：2003-09-26
申请人： 가부시끼가이샤 도시바
发明人： 아라이후미따까 , 마쯔나가야스히꼬 , 사꾸마마꼬또 , 시로따리이찌로 , 시미즈아끼라
IPC分类号： H01L27/115
CPC分类号： H01L27/115 , G11C16/0483 , G11C16/10 , H01L21/28273 , H01L27/11521 , H01L29/42324 , H01L29/42336 , H01L29/7883
摘要： PURPOSE: A non-volatile semiconductor memory device with an improved gate electrode is provided to guarantee a capacitance ratio by increasing the thickness of a floating gate while not considering an increase in parasitic capacitance. CONSTITUTION: A floating gate is formed on a semiconductor substrate by interposing a gate insulation layer. A diffusion layer as a source/drain region is formed in the semiconductor substrate, positioned at both sides of the floating gate. The first and second control gates drive the floating gate, formed at both sides of the floating gate. The first and second control gates are insulated from the floating gate and the diffusion layer by an intergate insulation layer.
摘要翻译：目的：提供具有改进的栅电极的非易失性半导体存储器件，以通过增加浮栅的厚度来保证电容比，同时不考虑寄生电容的增加。构成：通过插入栅绝缘层在半导体衬底上形成浮栅。在半导体衬底中形成作为源极/漏极区的扩散层，位于浮置栅极的两侧。第一和第二控制栅极驱动形成在浮动栅极两侧的浮动栅极。第一和第二控制栅极通过栅极间绝缘层与浮动栅极和扩散层绝缘。

6. 发明授权

KR100440698B1 반도체 장치 및 그 제조 방법 失效
标题翻译： 반도체장치및그제조방법
公开(公告)号：KR100440698B1
公开(公告)日：2004-07-21
申请号：KR1020020043527
申请日：2002-07-24
申请人： 가부시끼가이샤 도시바
发明人： 아라이노리히사 , 아라이후미따까 , 아리또메세이이찌 , 시미즈아끼라 , 시로따리이찌로
IPC分类号： H01L21/8247
CPC分类号： H01L27/11526 , H01L27/105 , H01L27/11546
摘要： A method of fabricating a semiconductor device which has a cell array with non-volatile memory transistors and a peripheral circuit including a first transistor and a second transistor as driven by a lower voltage than the first transistor is disclosed. The method includes the steps of forming over a semiconductor substrate a first gate dielectric film for use in the first transistor, selectively etching the first gate dielectric film in the cell array region to expose the substrate, forming over the exposed substrate a second gate dielectric film which is for use as a tunnel dielectric film of the memory transistors, forming a first gate electrode material film over the first and second gate dielectric films, selectively etching the first gate electrode material film and its underlying first gate dielectric film in the second transistor region, forming over the exposed substrate a third gate dielectric film which is for use in the second transistor, forming a second gate electrode material film over the third gate dielectric film, and forming gates of the respective transistors while letting the gates at least partly include the first and second gate electrode material films.
摘要翻译：公开了一种制造半导体器件的方法，所述半导体器件具有带有非易失性存储器晶体管的单元阵列和包括第一晶体管和第二晶体管的外围电路，所述第一晶体管和第二晶体管由比第一晶体管更低的电压驱动。该方法包括以下步骤：在半导体衬底上形成用于第一晶体管的第一栅极电介质膜;选择性地蚀刻单元阵列区域中的第一栅极电介质膜以暴露衬底;在暴露的衬底上形成第二栅极电介质膜其用作存储器晶体管的隧道电介质膜;在第一和第二栅极电介质膜上方形成第一栅极电极材料膜;选择性地蚀刻第二晶体管区域中的第一栅极电极材料膜及其下面的第一栅极电介质膜在暴露的衬底上形成用于第二晶体管的第三栅极电介质膜;在第三栅极电介质膜上形成第二栅极电极材料膜;形成各个晶体管的栅极，同时使栅极至少部分包括第一和第二栅电极材料膜。

7. 发明授权

KR100707900B1 반도체 장치의 제조 방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR100707900B1
公开(公告)日：2007-04-13
申请号：KR1020040015701
申请日：2004-03-09
申请人： 가부시끼가이샤 도시바
发明人： 아라이노리히사 , 나까노다께시 , 우에노고끼 , 시미즈아끼라
IPC分类号： H01L29/78
CPC分类号： H01L21/823481 , H01L21/2652 , H01L21/76237 , H01L29/0619 , H01L29/78
摘要： 동일한 이온 주입 마스크 패턴을 이용하여 필드 이온 주입과 채널 이온 주입을 순차적으로 실시하고, PEP 공정 수를 삭감하여 제조 비용을 저감한다. 반도체층(10)에 STI 영역(11)을 형성하는 공정과, STI 영역의 중앙부 위로부터 MOS 소자 형성 영역의 상부에 걸치는 범위에 개구를 갖는 레지스트 패턴(12)을 형성하고, 이것을 마스크로 하여 필드 반전 방지 영역(13) 형성용의 불순물 이온을 STI 영역의 저면 바로 아래 부분의 깊이에 달하도록 고가속 에너지로 주입하는 제1 이온 주입 공정과, 레지스트 패턴을 마스크로 하여 MOS 소자 임계값 제어용의 불순물 이온을 STI 영역을 통과하지 않는 정도의 저가속 에너지로 주입하는 제2 이온 주입 공정과, 이 후, 반도체층의 표면 위에 게이트 절연막(14)을 사이에 두고 게이트 전극(15)을 형성하고, 그것에 자기 정합적으로 드레인·소스용의 불순물 확산 영역(16)을 형성하는 공정을 포함한다.
이온 주입, 자기 정합, 필드, 채널
摘要翻译：使用相同的离子注入掩模图案顺序地执行场离子注入和沟道离子注入，并且PEP工艺的数量减少以降低制造成本。字段，以形成半导体层10，在形成STI区11的步骤具有在延伸过MOS元件形成区的从所述STI区12的顶部中央部的上部的范围内的开口的抗蚀剂图案，并且这作为掩模，第一离子注入步骤中，使用抗蚀剂图案作为掩模，在用于注入杂质离子反演预防区域13中的阈值控制MOS元件杂质的高加速能量的形成为直接在STI区域的一部分，以到达底部的深度离子和植入的有关不穿过STI区的低加速能量的第二离子注入步骤之后，是通过栅极的半导体层的表面上的绝缘膜14，以形成栅电极15，它并且以自对准方式形成用于漏极和源极的杂质扩散区域16。

8. 发明授权

KR100554998B1 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법 失效
标题翻译：非易失性半导体存储器件及其数据写入方法
公开(公告)号：KR100554998B1
公开(公告)日：2006-02-24
申请号：KR1020030085434
申请日：2003-11-28
申请人： 가부시끼가이샤 도시바
发明人： 아라이후미따까 , 시미즈아끼라
IPC分类号： G11C16/10
CPC分类号： G11C16/10 , G11C16/0483 , G11C16/3454
摘要： 불휘발성 반도체 기억 장치는, 복수의 배선 각각에 접속된 셀 트랜지스터와, 로우 방향을 따라서 배열된 셀 트랜지스터의 게이트 전극을 각각 접속하는 워드선과, 복수의 배선 각각에 접속된 구동 회로를 구비한다. 이 구동 회로는, 검증 동작에 있어서 셀 트랜지스터의 임계값을 검지하는 검지 회로, 검지된 임계값을 기억하는 기억 회로, 및 기억 회로에 기억된 임계값에 기초하여, 검증 동작에 계속되는 기입 동작에 있어서 배선의 전위를 3개 이상의 전위로 설정하는 전위 설정 회로를 포함한다.
불휘발성 반도체 기억 장치. 셀 트랜지스터, 워드선, 비트선, 구동 회로, 임계값, 검지 회로, 기억 회로, 전위 설정 회로

9. 发明公开

KR1020040047721A 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법 失效
标题翻译：非易失性半导体存储器件及其数据写入方法，其中改进了写入速度，而不降低存储器单元的阈值的控制精度
公开(公告)号：KR1020040047721A
公开(公告)日：2004-06-05
申请号：KR1020030085434
申请日：2003-11-28
申请人： 가부시끼가이샤 도시바
发明人： 아라이후미따까 , 시미즈아끼라
IPC分类号： G11C16/10
CPC分类号： G11C16/10 , G11C16/0483 , G11C16/3454
摘要： PURPOSE: A nonvolatile semiconductor memory device and its data write method are provided to accelerate a write speed without degrading control accuracy of a threshold value of a memory cell, by controlling a bit line potential individually. CONSTITUTION: A plurality of bit lines(BL) are formed along a column direction. A memory cell including a nonvolatile memory cell transistor(MC) is connected to each bit line. A charge circuit(1) providing a read potential(VBLread) during data reading and a bit line driving circuit(2) are connected to the bit line. The charge circuit charges the bit line with an initial charge potential according to a control signal(Sread). The driving circuit(2) includes a detection circuit(21) and a storage circuit(22) and a potential setting circuit(23). The detection circuit detects a threshold value of the cell transistor, and the storage circuit stores the detected threshold value.
摘要翻译：目的：通过单独控制位线电位，提供非易失性半导体存储器件及其数据写入方法，以加速写入速度，而不会降低存储器单元的阈值的控制精度。构成：沿列方向形成多个位线（BL）。包括非易失性存储单元晶体管（MC）的存储单元连接到每个位线。在数据读取期间提供读取电位（VBLread）的充电电路（1）和位线驱动电路（2）连接到位线。充电电路根据控制信号（Sread）对初始充电电位充电位线。驱动电路（2）包括检测电路（21）和存储电路（22）和电位设定电路（23）。检测电路检测单元晶体管的阈值，并且存储电路存储检测到的阈值。

10. 发明公开

KR1020030010512A 반도체 장치 및 그 제조 방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020030010512A
公开(公告)日：2003-02-05
申请号：KR1020020043527
申请日：2002-07-24
申请人： 가부시끼가이샤 도시바
发明人： 아라이노리히사 , 아라이후미따까 , 아리또메세이이찌 , 시미즈아끼라 , 시로따리이찌로
IPC分类号： H01L21/8247
CPC分类号： H01L27/11526 , H01L27/105 , H01L27/11546
摘要： PURPOSE: A semiconductor device and a method of fabricating the same is provided to obtain any low voltage transistors of excellent characteristics. CONSTITUTION: A p-type silicon substrate(1) in which semiconductor well layers(2,3,4,5) of respective circuit regions are formed with a gate oxide film(6) for use in HV-FETs being formed thereafter on an entire surface area of substrate. The wells(2-4) are formed by ion implantation into each circuit region in the state that a sacrificial oxide film is formed. In an entire area of the cell array, n-type well(2) is formed, in which p-type well(3) is formed. In case the peripheral circuitry is a complementary metal oxide semiconductor(CMOS) circuit, a p-type well is formed in an n-channel region whereas an n-type well is in p-channel region. In the HV-FET region, after having formed the well(4), channel ion implantation for threshold voltage adjustment purposes is carried out through an appropriate sacrificial oxide film. The sacrificial oxide film used during well formation is removed away.
摘要翻译：目的：提供一种半导体器件及其制造方法，以获得具有优异特性的任何低压晶体管。构成：其中各个电路区域的半导体阱层（2,3,4,5）形成有用于HV-FET中的栅极氧化膜（6）的p型硅衬底（1），其后在基片的整个表面积。在形成牺牲氧化膜的状态下，通过离子注入形成各孔（2-4）。在单元阵列的整个区域中形成n型阱（2），其中形成p型阱（3）。在外围电路是互补金属氧化物半导体（CMOS）电路的情况下，p型阱形成在n沟道区中，而n型阱在p沟道区中。在HV-FET区域中，在形成阱（4）之后，通过适当的牺牲氧化膜进行用于阈值电压调节目的的沟道离子注入。在成井期间使用的牺牲氧化膜被去除。

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