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1. 发明公开

KR1020070119613A 골전도 스피커 세트, 전자 기기, 전자 번역 시스템, 청각지원 시스템, 내비게이션 장치 및 휴대 전화기 无效
标题翻译：骨传导扬声器组，电子设备，电子翻译系统，审计传感系统，导航设备和便携式电话
公开(公告)号：KR1020070119613A
公开(公告)日：2007-12-20
申请号：KR1020077017642
申请日：2006-01-31
申请人： 가부시키가이샤 아키타덴시시스테무즈 , 가토 도루 , 마사키 마사카즈
发明人： 가토도루 , 마사키마사카즈 , 도마츠다카시
IPC分类号： H04R1/10 , H04R5/033
CPC分类号： H04R1/1091 , H04R1/1041 , H04R5/033 , H04R2201/107 , H04R2460/13
摘要： A bone-conduction speaker set similar to the form of an accessory and an adequate system for the set. The bone-conduction speaker set comprises two bone-conduction speakers and speaker/microphone switching means for switching between a mode in which the two bone-conduction speakers are used as left and right stereo speakers and a mode in which one of the bone-conduction is used as a speaker and the other is used as a microphone. The bone-conduction speaker set further comprises distance detecting means for detecting that the distance between the two bone-conduction speakers is within a predetermined one and distress signal transmitting means for transmitting a distress signal depending on the result of the detection by the distance detecting means.
摘要翻译：一种类似于附件形式的骨传导扬声器和用于该组的适当系统。骨传导扬声器组包括两个骨传导扬声器和扬声器/麦克风切换装置，用于在其中使用两个骨传导扬声器作为左右立体声扬声器的模式和其中一个骨导通用作扬声器，另一个用作麦克风。所述骨传导扬声器组还包括距离检测装置，用于检测所述两个骨传导扬声器之间的距离在预定的一个内;以及遇险信号发送装置，用于根据距离检测装置的检测结果发送遇险信号。

2. 发明授权

KR100751451B1 반도체 장치와 그 제조방법 및 반도체 제조장치 失效
标题翻译：半导体装置以及半导体装置的制造方法和装置
公开(公告)号：KR100751451B1
公开(公告)日：2007-08-23
申请号：KR1020037008510
申请日：2001-03-21
申请人： 가부시키가이샤 히타치세이사쿠쇼 , 가부시키가이샤 아키타덴시시스테무즈 , 가부시끼가이샤 히가시 닛본 세미콘덕터 테크놀로지스
发明人： 교고쿠토시히코 , 고즈타다시 , 모치즈키키요하루 , 이시즈아키오 , 고바야시요시히코 , 사토수수무 , 기쿠치사카에 , 마루야마마사시 , 고지로이와미치
IPC分类号： H01L25/04
CPC分类号： H01L23/645 , H01F17/02 , H01F27/292 , H01L23/66 , H01L24/45 , H01L24/48 , H01L24/49 , H01L2223/6644 , H01L2224/45015 , H01L2224/45147 , H01L2224/48227 , H01L2224/49175 , H01L2924/00014 , H01L2924/01012 , H01L2924/01015 , H01L2924/01046 , H01L2924/01047 , H01L2924/01078 , H01L2924/09701 , H01L2924/12041 , H01L2924/12042 , H01L2924/14 , H01L2924/15313 , H01L2924/19041 , H01L2924/19104 , H01L2924/19105 , H01L2924/30107 , H01L2924/3011 , H01L2924/3025 , H03F3/24 , H03F3/602 , H03F3/72 , H03F2200/429 , H03F2203/7236 , H04B2001/0408 , H05K1/181 , H05K13/028 , Y02P70/611 , H01L2924/00 , H01L2924/2076 , H01L2224/05599
摘要： 고주파 전력 증폭장치는 2개의 증폭시스템을 가진다. 증폭시스템은, 복수의 증폭단을 종속 접속한 구성으로 되고, 전원전압단자는 2단자로 되어, 한쪽의 전원전압단자는 한쪽의 증폭시스템의 초단 증폭단과 다른쪽의 증폭시스템의 나머지 증폭단에 각각 접속되고, 다른쪽의 전원전압단자는 다른쪽의 증폭시스템의 초단 증폭단과 한쪽의 증폭시스템의 나머지 증폭단에 각각 접속되어 있다. 각 증폭시스템의 최종 증폭단과 전원전압단자와의 사이에는, 0.1㎜ 정도 지름의 동선을 나선 형태로 조밀하게 감은, 직류저항이 작은 공심코일이 직렬로 접속되어 있다. 각 증폭시스템은 최종 증폭단에서 초단 증폭단으로의 신호의 누설이 없는 것과, 공심코일의 직류 저항이 작은 것으로부터 발진 마진이 개선된다. 공심코일은 저렴하여 고주파 전력 증폭장치의 저코스트화가 도모된다. 공심코일은 벌크 피더에서 공급되어 모듈 기판에 탑재된다.

3. 发明公开

KR1020040022205A 반도체 장치와 그 제조방법 및 반도체 제조장치 失效
标题翻译：半导体装置及其制造方法以及半导体制造装置
公开(公告)号：KR1020040022205A
公开(公告)日：2004-03-11
申请号：KR1020037008510
申请日：2001-03-21
申请人： 가부시키가이샤 히타치세이사쿠쇼 , 가부시키가이샤 아키타덴시시스테무즈 , 가부시끼가이샤 히가시 닛본 세미콘덕터 테크놀로지스
发明人： 교고쿠토시히코 , 고즈타다시 , 모치즈키키요하루 , 이시즈아키오 , 고바야시요시히코 , 사토수수무 , 기쿠치사카에 , 마루야마마사시 , 고지로이와미치
IPC分类号： H01L25/04
CPC分类号： H01L23/645 , H01F17/02 , H01F27/292 , H01L23/66 , H01L24/45 , H01L24/48 , H01L24/49 , H01L2223/6644 , H01L2224/45015 , H01L2224/45147 , H01L2224/48227 , H01L2224/49175 , H01L2924/00014 , H01L2924/01012 , H01L2924/01015 , H01L2924/01046 , H01L2924/01047 , H01L2924/01078 , H01L2924/09701 , H01L2924/12041 , H01L2924/12042 , H01L2924/14 , H01L2924/15313 , H01L2924/19041 , H01L2924/19104 , H01L2924/19105 , H01L2924/30107 , H01L2924/3011 , H01L2924/3025 , H03F3/24 , H03F3/602 , H03F3/72 , H03F2200/429 , H03F2203/7236 , H04B2001/0408 , H05K1/181 , H05K13/028 , Y02P70/611 , H01L2924/00 , H01L2924/2076 , H01L2224/05599
摘要： 고주파 전력 증폭장치는 2개의 증폭시스템을 가진다. 증폭시스템은, 복수의 증폭단을 종속 접속한 구성으로 되고, 전원전압단자는 2단자로 되어, 한쪽의 전원전압단자는 한쪽의 증폭시스템의 초단 증폭단과 다른쪽의 증폭시스템의 나머지 증폭단에 각각 접속되고, 다른쪽의 전원전압단자는 다른쪽의 증폭시스템의 초단 증폭단과 한쪽의 증폭시스템의 나머지 증폭단에 각각 접속되어 있다. 각 증폭시스템의 최종 증폭단과 전원전압단자와의 사이에는, 0.1㎜ 정도 지름의 동선을 나선 형태로 조밀하게 감은, 직류저항이 작은 공심코일이 직렬로 접속되어 있다. 각 증폭시스템은 최종 증폭단에서 초단 증폭단으로의 신호의 누설이 없는 것과, 공심코일의 직류 저항이 작은 것으로부터 발진 마진이 개선된다. 공심코일은 저렴하여 고주파 전력 증폭장치의 저코스트화가 도모된다. 공심코일은 벌크 피더에서 공급되어 모듈 기판에 탑재된다.

5. 发明公开

KR1019930020654A 반도체 메모리 모듈 失效
公开(公告)号：KR1019930020654A
公开(公告)日：1993-10-20
申请号：KR1019930010378
申请日：1993-06-09
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 히다치도부 세미컨덕터 가부시키가이샤 , 가부시키가이샤 아키타덴시시스테무즈
发明人： 와다나베마사유끼 , 스가노도시오 , 쯔구이세이이찌로 , 오노다까시 , 와까시마요시아끼
IPC分类号： H01L23/52
摘要： 반도체 칩을 모듈화하여 모듈 기관에 여러개 탑재하여 구성한 반도체 메모리 모듈로서, 반도체 칩들 기판에 고밀도로 실장하기 위하여, 집적 회로 소자와 여러개의 신호용 전극 및 칩 선택용 전극이 형성된 주면을 갖는 제1 및 제2의 반도체 칩으로 이루어지고, 제2이 반도체 칩이 제1의 반도체 칩상에 적층되고, 제1의 반도체 칩의 여러개의 신호용 전극중의 하나와 제2의 반도체 칩의 여러개의 신호용 전극중의 하나가 각각 전기적으로 접속되어 있는 제1의 반도체 기억 장치, 집적 회로 소자와 여러개의 신호용 전극 및 칩 선택용 전극이 형성된 주면을 갖는 제3 및 제4의 반도체 칩으로 이루어지고, 제4의 반도체 칩이 제3의 반도체 칩상에 적층되고, 제3의 반도체 칩의 여러개의 신호용 전극중의 하나와 제4의 반도체 칩의 여러개의 신호용 전극중의 하나가 각각 전기적으로 접속되어 있는 제2이 반도체 기억 장치와 표면 및 이면에 여러개의 신호용 패드와 칩 선택용 패드가 형성된 기판으로 이루어지고, 제1 및 제2의 반도체 칩의 신호용 전극과 제3 및 제4의 반도체 칩의 신호용 전극이 전기적으로 공통으로 접속되도록 신호용 패드에 접속되고, 제1, 제2, 제3 및 제4의 반도체 칩의 칩 선택용 전극이 칩 선택용 패드에 서로가 전기적으로 독립적으로 접속되고, 제1의 반도체 기억 장치가 표면에, 제2의 반도체 기억 장치가 이면에 탑재되어 있는 반도체 메모리 모듈을 마련한다.
이러한 반도체 메모리 모듈을 사용하는 것에 의해, 고밀도의 실장을 달성할 수 있다.

6. 发明公开

KR1019930020653A 반도체 기억 장치의 실장 방법 失效
标题翻译：安装半导体存储器件的方法
公开(公告)号：KR1019930020653A
公开(公告)日：1993-10-20
申请号：KR1019930010377
申请日：1993-06-09
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 히다치도부 세미컨덕터 가부시키가이샤 , 가부시키가이샤 아키타덴시시스테무즈
发明人： 와다나베마사유끼 , 스가노도시오 , 쯔구이세이이찌로 , 오노다까시 , 와까시마요시아끼
IPC分类号： H01L23/52
摘要： 반도체 칩을 모듈화하여 모듈 기관에 여러개 탑재하여 구성한 반도체 기억 장치의 실장 방법으로서, 반도체칩을 기판에 고밀도로 실장하기 위하여, 집적 회로 소자와 여러개의 제1전극 및 제2전극이 형성된 주면을 갖는 제1및 제2의 반도체 칩, 제1의 반도체 칩의 여러개의 제1전근중의 하나와 제2의 반도체 칩의 여러개의 제1전극중의 하나를 각각 전기적으로 접속하고 있는 여러개의 제1리이드 제1의 반도체 칩의 제2전극에 전기적으로 접속된 제2리이드와 제2의 반도체 칩의 제2전극에 전기적으로 접속된 제3리이드로 이루어지고, 제2의 반도체 칩이 제1의 반도체 칩상에 적층된 제1의 반도체 기억 장치를 준비하고, 집적 회로 소자와 여러개의 제3전극 및 제4전극이 형성된 주면을 갖는 제3및 제4의 반도체 칩, 제3의 반도체 칩의 여러개의 제3전극중의 하나 제4의 반도체 칩의 여러개의 제3전극중의 하나를 각각 전기적으로 접속하고 있는 여러개의 제4리이드, 제3의 반도체 칩의 제4전극에 전기적으로 접속된 제5리이드와 제4의 반도체 칩의 제4전극에 전기적으로 접속된 제6리이드로 이루어지고, 제4의 반도체 칩이 제3의 반도체 칩상에 적층된 제2의 반도체 기억 장치를 준비하고, 표면 및 이면에 여러개의 접속 단자가 형성된 양면 실장판을 준비하고, 제1의 반도체 기억 장치를, 그의 제1 및 제2의 반도체 칩의 제1전극이 제1리이드를 거쳐 공통으로 기판의 표면에 형성된 접속 단자에 전기적으로 접속되고 제1 및 제2의 반도체 칩의 제2전극이 서로 전기적으로 독립적으로 되도록 제2 및 제3리이드를 거쳐 기판의 표면에 형성된 접속 단자에 전기적으로 접속되도록 실장하며, 제2의 반도체 기억장치를, 그의 제3 및 제4의 반도체 칩의 제3전극이 제4리이드를 거쳐 공통으로 기판의 이면에 형성된 접속단자에 전기적으로 접속되고 제3 및 제4의 반도체 칩의 제4전극이 서로 전기적으로 독립적으로 되도록 제5 및 제6리이드를 거쳐 기판의 표면에 형성된 접속단자에 전기적으로 접속되도록 실장한다.
이러한 반도체 기억 장치의 실장 방법에 의해, 고밀도의 실장을 달성할 수 있다.

7. 发明授权

KR100603868B1 반도체장치및그제조방법 有权
公开(公告)号：KR100603868B1
公开(公告)日：2006-10-24
申请号：KR1019980027400
申请日：1998-07-08
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 가부시기가이샤 히다치초엘에스아이시스템즈 , 가부시키가이샤 아키타덴시시스테무즈
发明人： 아키야마유키하루 , 구다이시도모아키 , 오니시다케히로 , 시마다노리오우 , 에구치슈지 , 니시무라아사오 , 안죠이치로 , 츠보사키구니히로 , 미야자키츄이치 , 고야마히로시 , 시바모토마사노리 , 나가이아키라 , 오기노마사히코
IPC分类号： H01L21/60
CPC分类号： H01L2924/0002 , H01L2924/01033 , H01L2924/00
摘要： 반도체장치 및 그 제조방법에 관한 것으로서, 저가격화 및 봉지성을 향상시키기 위해서, 그의 주면에 여러개의 반도체소자와 여러개의 접속단자를 갖고 여러개의 접속단자가 주변부에 배치된 사각형상의 반도체칩, 여러개의 접속단자를 노출시켜 반도체칩의 주면상에 배치된 탄성체, 탄성체상에 형성되고 접속단자가 배치된 영역에 있어서 개구를 갖는 절연성 테이프, 절연성테이프의 표면에 형성되고 그의 한쪽끝부가 접속단자에 접속되며 그의 다른쪽끝부가 탄성체상에 배치된 여러개의 리이드, 여러개의 리이드의 다른쪽끝부상에 형성된 여러개의 범프전극 및 반도체칩의 접속단자와 리이드의 한쪽끝부를 봉지하는 수지체를 포함하고, 절연성테이프가 여러개의 접속단자가 배치된 반도체칩의 주변부의 근방에 있어서 반도체칩보다 외측으로 돌출 되어 있고, 탄성체가 통기성 재료로 이루어지고, 절연성 테이프와 거의 동일한 형상을 가지며 그의 한쪽면이 외부환경에 노출되도록 형성하였다.
이와 같이 하는 것에 의해서, 반도체장치의 제조비용의 저가격화, 봉지부에 있어서의 내습신뢰성의 향상, 내리플로성의 향상, 전기적 특성의 열화저감, 전기회로동작의 안정성 향상 등의 효과가 얻어진다.

8. 发明公开

KR1020030009115A 반도체칩, 반도체 집적회로장치 및 반도체 집적회로장치의제조방법 无效
标题翻译：半导体芯片，半导体集成电路器件，半导体集成电路器件的制造方法
公开(公告)号：KR1020030009115A
公开(公告)日：2003-01-29
申请号：KR1020020023324
申请日：2002-04-29
申请人： 가부시키가이샤 히타치세이사쿠쇼 , 가부시키가이샤 아키타덴시시스테무즈
发明人： 혼마카즈키 , 가와지리요시키 , 와다마사시 , 스가와라미키오 , 소노야마히로후미
IPC分类号： G11C16/16
CPC分类号： G11C29/028 , G11C5/14 , G11C16/04 , G11C16/30 , G11C29/006 , G11C29/02 , G11C29/12005 , G11C2029/5004
摘要： PURPOSE: To provide a semiconductor chip, having specific additional value, a semiconductor integrated circuit device in which product control is easy with improved mass productivity and improved yield of products, and a manufacturing method for semiconductor integrated circuit device, by which mass productivity and yield of products are improved, and rational control corresponding to demand in a market can be performed. CONSTITUTION: Circuit design, corresponding to the first voltage, is performed for a common circuit block which can be operated by the first voltage and the second voltage which is higher than the first voltage, circuit design corresponding to the first circuit block operated together with the common circuit block and the second voltage, a voltage-kind setting circuit making the second circuit block operated together with the circuit block and either of the first circuit block or the second circuit block an operation state is provided, and a first discrimination recording which can be operated by the first voltage or a second discrimination recording which can be operated by only the second voltage is carried on in a semiconductor chip.
摘要翻译：目的：为了提供具有特定附加值的半导体芯片，可以容易地进行产品控制，提高产量和提高产品成品率的半导体集成电路器件，以及半导体集成电路器件的制造方法，通过该半导体集成电路器件的生产率和产量的产品得到改善，可以对市场需求进行合理控制。规定：对于可由第一电压和第二电压操作的公共电路块执行对应于第一电压的电路设计，该第二电压高于第一电压，对应于与第一电压一起操作的第一电路块的电路设计公共电路块和第二电压，使得使第二电路块与电路块一起工作的电压种类设置电路和第一电路块或第二电路块中的任一个提供操作状态，以及第一辨别记录，其可以通过在半导体芯片中进行仅通过第二电压进行操作的第一电压或第二判别记录来进行操作。

9. 发明公开

KR1020020040555A 반도체 웨이퍼, 반도체칩, 반도체장치 및 반도체장치의제조방법 无效
标题翻译：半导体晶体管，半导体芯片，半导体器件及半导体器件的制造方法
公开(公告)号：KR1020020040555A
公开(公告)日：2002-05-30
申请号：KR1020010070637
申请日：2001-11-14
申请人： 가부시키가이샤 히타치세이사쿠쇼 , 가부시키가이샤 아키타덴시시스테무즈
发明人： 혼마카즈키 , 오카다테루타카 , 키타지마후미아키 , 하타자와타카히로 , 모토마츠히로유키 , 하루야마카츠히로
IPC分类号： H01L21/66
CPC分类号： G01R31/318511 , G01R31/318505 , G11C11/41 , G11C16/04 , G11C29/006 , G11C2029/4402 , H01L2224/48091 , H01L2224/48227 , H01L2924/00014
摘要： PURPOSE: To provide an electric-featured examination technique which can shorten the time of the prove test after the wafer level barn in, which can prevent the flow of substandard article to the assembling process, and which can easily analyze the cause of outbreak of failure after the delivery to the customer. CONSTITUTION: The MCP loads two semiconductor chips, the flash memory and the SRAM. When the wafer level barn in at the semiconductor chip of flash memory is performed, collectively contact check is operated on the input and output pad of each semiconductor chip. Also, the erase/right mode and read mode is operated toward the memory alley of each semiconductor chip, following the step S201-S211. The record data of results of these tests is wrote on the semiconductor chip of flash memory. At the next prove test process, the record data wrote in the process of wafer level barn-in is read out, and the prove test is continued only about the good semiconductor chip.
摘要翻译：目的：提供一种电子检测技术，可以缩短晶圆谷仓之后的证明测试时间，从而防止不合格物品流入装配过程，从而可以很容易地分析故障发生的原因交付给客户后。构成：MCP负载两个半导体芯片，闪存和SRAM。当执行闪速存储器的半导体芯片中的晶片级谷仓时，在每个半导体芯片的输入和输出焊盘上进行集体接触检查。此外，在步骤S201-S211之后，向每个半导体芯片的存储器槽操作擦除/右模式和读取模式。这些测试结果的记录数据写在闪存的半导体芯片上。在下一次证明测试过程中，读取在晶圆级谷仓过程中写入的记录数据，并且只有关于良好的半导体芯片才能继续进行证明测试。

10. 发明公开

KR1020010049316A 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR1020010049316A
公开(公告)日：2001-06-15
申请号：KR1020000023309
申请日：2000-05-01
申请人： 가부시키가이샤 아키타덴시시스테무즈
发明人： 이와야아키히코 , 스가노토시오 , 하타노스스무 , 카가야유타카 , 마스다마사치카
IPC分类号： H01L25/065
CPC分类号： H01L21/563 , H01L23/49816 , H01L24/06 , H01L24/45 , H01L24/48 , H01L24/49 , H01L25/0655 , H01L2224/0401 , H01L2224/04042 , H01L2224/05554 , H01L2224/06136 , H01L2224/16225 , H01L2224/32225 , H01L2224/45144 , H01L2224/48471 , H01L2224/48475 , H01L2224/48479 , H01L2224/49171 , H01L2224/49175 , H01L2224/49433 , H01L2224/73203 , H01L2224/73204 , H01L2224/73265 , H01L2224/85051 , H01L2224/85986 , H01L2924/00014 , H01L2924/01005 , H01L2924/01006 , H01L2924/01029 , H01L2924/01033 , H01L2924/0105 , H01L2924/01055 , H01L2924/01057 , H01L2924/01079 , H01L2924/01082 , H01L2924/014 , H01L2924/10161 , H01L2924/15151 , H01L2924/15162 , H01L2924/15311 , H01L2924/181 , H01L2224/85186 , H01L2924/00 , H01L2924/00012 , H01L2224/4554
摘要： PURPOSE: To improve a wiring routing flexibility in connections from four chips via a substrate to an external terminal by devising the position of an address signal common to the chips, substrate structure, etc. CONSTITUTION: In a surface mounting type package of a PGA type, four chips 1 are mounted on a substrate 2 and are arranged in a matrix form having each two in its vertical and horizontal directions. The four chips 1 are arranged so that upper and lower two's of the chips are symmetrical with respect to a direction passing through mid-points of longer sides of the substrate 2. Each chip 1 has a plurality of pads 9 arranged nearly in a row nearly along a direction passing through mid-points of its shorter sides, address ones 9a of the pads 9 are arranged as located in the central part of a front surface of the substrate 2, and ones 9b of the pads 9 for control of a control signal are arranged also as located in the central part. Meanwhile, input/output ones 9c of the pads 9 are arranged in a peripheral side of the front surface of the substrate 2.
摘要翻译：目的：通过设计芯片，基板结构等共同的地址信号的位置，提高通过基板从四个芯片到外部端子的连接布线灵活性。构成：在PGA型表面安装型封装，四个芯片1安装在基板2上并且以其垂直和水平方向具有两个芯片1的矩阵形式布置。四个芯片1被布置成使得芯片的上下两个相对于穿过基板2的较长边的中点的方向对称。每个芯片1具有几个几乎排成几行的焊盘9 沿着穿过其较短边的中点的方向，将焊盘9的地址9a布置为位于基板2的前表面的中心部分中，并且用于控制控制信号的焊盘9的一个9b 也被布置为位于中央部分。同时，焊盘9的输入/输出端9c布置在基板2的前表面的周边。

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