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1. 发明授权

KR101010915B1 긴 지연확산을 갖는 주파수 선택적 다중경로 채널에 대한채널 추정 有权
标题翻译：具有长延迟传播的频率选择多径信道的信道估计
公开(公告)号：KR101010915B1
公开(公告)日：2011-01-25
申请号：KR1020057022414
申请日：2004-05-19
申请人： 제니스 일렉트로닉스 엘엘씨
发明人： 오젠세다
IPC分类号： H04L25/02
CPC分类号： H04L25/023 , H04L25/025
摘要： 본 발명의 채널임펄스응답은 채널로부터 신호를 수신하고 상기 채널임펄스응답의 최소자승 추정을 결정함으로써 채널에 대해 결정된다. 수신된 신호는 훈련열 및 미지의 데이터를 포함한다. 채널임펄스응답의 최소자승 추정은 수신된 신호를 저장된 양과 곱하여 결정된다. 저장된 양은 (i) 상기 훈련열의 저장된 복제 및 (ⅱ) 단위(unit) 물리적 채널을 가정하는 잡음 분산과 초기 채널임펄스응답에 기초한 추정된 공분산 행렬(assumed covariance matrix)에 근거한다.
채널임펄스응답, 최소자승 추정, 훈련열

2. 发明授权

KR100662094B1 고속 디지털 ＩＦＡＧＣ와 아날로그 ＲＦＡＧＣ를가지는 ＨＤＴＶ 수신기 有权
标题翻译：如果AGC和模拟RF AGC具有快速数字的高清电视接收器
公开(公告)号：KR100662094B1
公开(公告)日：2006-12-28
申请号：KR1020027007044
申请日：2001-01-03
申请人： 제니스 일렉트로닉스 엘엘씨
发明人： 미시넥빅터지. , 터너루돌프
IPC分类号： H04N5/52
摘要： HDTV 수신기는 아날로그 기반으로 얻어지는 RF AGC 전압과 디지털 기반으로 얻어지는 IF AGC 전압을 산출하는 AGC 시스템을 포함한다. 디지털 신호의 출력과 AGC 기준 수(52)를 대수적으로 결합한 것이 제공되는, 연속적으로 동작하는 큰 누산기(54)의 최상위 비트들을 포함하는 오류 신호로부터 디지털 전압이 산출된다.

3. 发明公开

KR1020040037102A 다중 데이터 형태의 송수신을 위한 맵핑 시스템 有权
标题翻译： 다중데이터형태의송신신을위한맵핑시스
公开(公告)号：KR1020040037102A
公开(公告)日：2004-05-04
申请号：KR1020047004216
申请日：2002-04-01
申请人： 제니스 일렉트로닉스 엘엘씨
发明人： 피모프마크
IPC分类号： H04N7/015
CPC分类号： H04L1/0071 , H03M7/3082 , H04L1/0041 , H04L1/0045 , H04L1/0072 , H04L27/02 , H04N21/2383 , H04N21/4382 , Y02D70/10
摘要： 본 발명에 따른 다중 데이터 형태의 송수신용 맵핑 시스템에 있어서, 송신기는 연속한 데이터 필드를 전송하고, 상기 각 데이터 필드는 VSB 데이터 세그먼트들과 E-VSB 데이터 세그먼트들의 혼합을 포함한다. 맵은 해당하는 맵들이 전송된 후에 전송되는 해당하는 데이터 필드에서의 VSB 데이터 세그먼트들과 E-VSB 데이터 세그먼트들의 혼합을 정의한다. 인터리빙하기 전에, 맵들이 부호화된다. 수신기에서, 맵들은 디인터리버되고 복호화되어 각각의 데이터 필드를 정의하는 VSB와 E-VSB 데이터 세그먼트들의 혼합을 도출한다. 인터리빙과 디인터리빙은 적어도 L 필드의 조합된 지연을 갖는다. 각각의 데이터 필드의 VSB와 E-VSB 데이터 세그먼트들은 디인터리버된 맵에 응답하여 분리된다.
摘要翻译：发射机发送连续的数据字段，并且每个数据字段包括VSB数据段和E-VSB数据段的混合以及地图的交织部分。这些映射定义了相应的数据字段中的VSB数据段和E-VSB数据段的混合，以在相应的地图被发送之后发送。在交织之前，地图被编码。在接收器处，对地图进行解交织和解码以便导出定义每个数据字段的VSB和E-VSB数据段的混合。交织和解交织具有至少L场的组合延迟。每个数据字段的VSB和E-VSB数据段响应于去交织映射而被分离。

4. 发明公开

KR1020030011308A 인핸스드 슬라이스 예측 피드백 有权
标题翻译： 인핸스드슬라이스예측피드백
公开(公告)号：KR1020030011308A
公开(公告)日：2003-02-07
申请号：KR1020027014022
申请日：2001-03-27
申请人： 제니스 일렉트로닉스 엘엘씨
发明人： 시타리차드더블유. , 피모프마크 , 스놉코폴에이.
IPC分类号： H04N7/015
CPC分类号： H04L1/0057 , H03M13/39 , H04L1/0041 , H04L1/0054 , H04L1/006 , H04L1/0065 , H04L1/0071 , H04L25/03267 , H04L25/03312 , H04L25/03318 , H04L25/063 , H04L25/497 , H04L27/02 , H04L27/066 , H04N5/04 , H04N5/4401 , H04N5/455 , H04N21/23614 , H04N21/2383 , H04N21/4348 , H04N21/4382
摘要： 개량된 슬라이스 예측은 로버스트 8 VSB 데이터가 사용가능하지 않을 때는 ATSC 8 VSB 데이터를 기초로 하고, 로버스트 8 VSB 데이터가 사용가능할 때는 로버스트 8 VSB 데이터를 기초로 한다.
摘要翻译：在增强切片预测实施例中，接收包含第一和第二数据的输入。第一数据的每个数据元素表示比第二数据的每个数据元素表示的比特数大的比特数，并且接收到的输入中的第一和第二数据由相同的n级星座图定义。输入由第一解码器解码以恢复第一和第二数据。只有第二个数据用第二个解码器解码。基于第二解码器的解码来提供增强片段预测。

5. 发明授权

KR100313653B1 ATV신호를수신하는방법및수신기,및디지털멀티레벨심볼신호전송방법 失效
公开(公告)号：KR100313653B1
公开(公告)日：2001-12-28
申请号：KR1019970703730
申请日：1996-04-03
申请人： 제니스 일렉트로닉스 엘엘씨
发明人： 시타리챠드더블류. , 피모프마크 , 라우드티모시지.
IPC分类号： H04J3/22
摘要： ATV시스템(16,18,20)은 가변길이를 가진 데이터의 기본 스트림들을 동기정보가 없고, 다중화 되고, 고정된 길이를 가진 다수의 데이터 패킷들로 구성된 다중 레벨 심볼 신호로 인코드 한다. 고정된 길이의 데이터 패킷들은 반복되는 데이터 세그먼트의 필드내에 배열되어 있다. 데이터 세그먼트는 데이터 세그먼트 동기를, 그리고 필드는 필드 동기를 포함하고 있다. 데이터 세그먼트들의 필드들은 압축된 캐리어(carrier) VSB로 변조(28)된 형태로 전송된다. ATV 수신기에서는, 데이터 세그먼트 동기는 고정된 길이를 가진 데이터 패킷의 시작점을 식별하는 타이밍 신호를 발생시키는데 사용되어진다.
한 실시예에 있어서는, 패킷 동기 신호가 데이터의 기본 스트림들을 복구시키기 위해 복구된 고정된 길이의 데이터 패킷안으로 삽입되어진다. 다른 실시예에서는, 데이터의 기본 스트림들을 복구시키는 과정은 패킷 동기 신호를 삽입시키지 않고, 수행되어진다.

6. 发明授权

KR100293090B1 NTSC공동채널혼신및백색잡음이포함된트렐리스코딩된신호용디코더 有权
公开(公告)号：KR100293090B1
公开(公告)日：2001-06-15
申请号：KR1019980704318
申请日：1997-10-06
申请人： 제니스 일렉트로닉스 엘엘씨
发明人： 월밍데이비드에이.
IPC分类号： H03D1/04
摘要： 본발명은 (i)코딩된 데이터를 필터링하고 해당하는 가산 및 차동 필터링된 출력을 제공하는 가산 및 차동 필터 (ii) 필터링된 출력의 합 및 차를 각각 제어하여, 코딩된 데이터의 백색 가우스 잡음 및 동일-채널 혼신을 압축하기 위해 구간을 따라 변화하는 해당 가산 및 차동 제어되고 필터링된 출력을 제공하는 제 1 및 제 2 가변 이득 증폭기 및 (iii) 가산 및 차동 제어되고 필터링된 출력을 디코딩하여 코딩되지 않은 데이터를 회수하는 비터비 디코더를 포함하는 전송국에 의해 전송된 코드화된 데이터를 디코딩하는 수신기에 관한 것이다.

7. 发明授权

KR100274289B1 업스트림 데이타 메시지 응답 방법 및 가입복호기 失效
标题翻译：使用多种传输标签的UPSTREAM传输和条件访问包中的下行确认
公开(公告)号：KR100274289B1
公开(公告)日：2000-12-15
申请号：KR1019960005807
申请日：1996-03-02
申请人： 제니스 일렉트로닉스 엘엘씨
发明人： 케이틀린비.베스틀러 , 해리에이.하틀리3세 , 코스로엠.라비
IPC分类号： H04N21/4623
CPC分类号： H04N21/4405 , H04J3/1694 , H04N7/165 , H04N7/1675 , H04N7/17309 , H04N21/434 , H04N21/4623
摘要： 양 방향 통신 네트워크에서의 업스트림 통신은 복수의 상이한 독립적으로 응답가능한 응답 태그중 하나를 가지는 업스트림 패킷에서 가입자 단말기로부터 행해진다. 업스트림 메시지의 다운스트림 응답은 프로덕트 패킷으로 다중화된 CA 패킷 안에 들어 있는 전송 비트 스트림을 형성한다. 전송 비트 스트림은 CA 패킷의 조건부 접근 데이타 비트에 의해서 제어되는 단말기에서의 디지탈 조건부 접근 모듈(DCAM)로 인가된다. DCAM은 CA 패킷의 응답 비트를 기억하는 상태 레지스터를 포함하며, 그 비트는 업스트림 전송기를 제어하기 위해서 마이크로프로세서에 의해서 결합된다.`

8. 发明授权

KR100274288B1 데이터 프레임 구성 방법 및 수신기 失效
标题翻译：数据帧结构方法和接收器
公开(公告)号：KR100274288B1
公开(公告)日：2000-12-15
申请号：KR1019970700046
申请日：1995-06-29
申请人： 제니스 일렉트로닉스 엘엘씨
发明人： 데이비드에이.윌르밍
IPC分类号： H04N21/236 , H04N21/434
CPC分类号： H04L1/0071 , H04L1/0054 , H04L27/02 , H04L27/3433 , H04N5/4401 , H04N19/89
摘要： 텔레비젼 신호는 다수의 소스 데이타 바이트를 나타내는 다수의 엔코딩된 데이타 실볼을 313개 데이타 세그먼트로 구성된 연속의 데이타 프레임으로 배열함으로써 전송을 위해 포맷팅 된다. 각 프레임의 데이타 세그먼트들 중의 하나는 최종 (12) 심볼들이 최종(12) 코드화된 데이타 심볼로 이루어진 프레임 동기 세그먼트로 구성된다. 각 프레임의 남은 세그먼트들은(12) 인터리브된 세그먼트(A 내지 L)들로 이루어지며, 각각의 세그먼트는 연속 그룹의 소스 데이타 바이트를 나타내는 다수의 코드화 데이타로 이루어지며, 제 1의 (4) 세그먼트(A 내지 D)의 각각의 제 1 심볼은 소정의 세그먼트 동기 심볼로 이루어진다. 수신된 신호는 소스 데이타 바이트의 추정을 유도하도록 각각의 세그먼트의 심복을 개별적으로 처리함으로써 디코딩된다.

9. 发明公开

KR1020000035998A 프레임에 삽입되는 데이터 요소를 처리하는 장치 有权
标题翻译：用于处理要插入框架的数据元素的装置
公开(公告)号：KR1020000035998A
公开(公告)日：2000-06-26
申请号：KR1019997001952
申请日：1997-09-11
申请人： 제니스 일렉트로닉스 엘엘씨
发明人： 윌밍데이빗에이
IPC分类号： H04N7/24
CPC分类号： H04N21/2383 , H04N21/4382
摘要： PURPOSE: An apparatus for processing data elements to be inserted into a frame is provided to rotate the data which will be inserted to a frame structure in the method of avoid a decoding error by a segment synchronization symbol. CONSTITUTION: A first station encodes data as data symbols, rotates the data symbols so that data symbols corresponding to one another across sync portions of data segments of a frame are arranged to be processed together, and inserts the rotated data symbols into data portions of the data segments of the frame such that the frame has a plurality of data segments, wherein each data segment has a segment sync portion and a data portion. A second station processes the data symbols so that corresponding data symbols in a first set of data symbols are processed with a twelve data symbol delay and corresponding data symbols in a second set of data symbols are processed with a twenty-four data symbol delay depending upon the positions of the data symbols in relation to the sync portions.
摘要翻译：目的：提供一种用于处理要插入到帧中的数据元素的装置，以便在通过段同步符号避免解码错误的方法中旋转将被插入到帧结构中的数据。构成：第一站将数据编码为数据符号，旋转数据符号，使得跨越帧的数据段的同步部分彼此对应的数据符号被布置为一起处理，并将旋转的数据符号插入到所述帧的数据段使得所述帧具有多个数据段，其中每个数据段具有段同步部分和数据部分。第二站处理数据符号，使得第一组数据符号中的对应数据符号用十二个数据符号延迟进行处理，并且依据二十四个数据符号延迟来处理第二组数据符号中的相应数据符号数据符号相对于同步部分的位置。

10. 发明公开

KR1020000029710A 파일럿을 가진 에프 피 엘 엘 복조된 신호를 위한 주파수 고정 인디케이터 有权
标题翻译：用于FPLL解调信号的频率指示灯
公开(公告)号：KR1020000029710A
公开(公告)日：2000-05-25
申请号：KR1019997000811
申请日：1997-07-24
申请人： 제니스 일렉트로닉스 엘엘씨
发明人： 스그리그노리게리제이.
IPC分类号： H03D1/00
CPC分类号： H03L7/087 , H03L7/095 , H04L27/066 , Y10S331/02
摘要： PURPOSE: An FPLL system for a digital signal having a pilot provides an improved demodulator and a novel frequency lock indicator for an FPLL demodulated signal. CONSTITUTION: A biphase stable FPLL includes a polarity determination circuit (36) that ascertains the lockup phase of the FPLL based upon the polarity of the pilot in the digital signal. A frequency lock indicator circuit (50-60) determines from the recovered pilot when frequency lock has occurred and the polarity determination circuit is responsive thereto for inverting the phase of the incoming signal (or alternatively, of the outgoing signal) as determined in order to supply an output signal of predetermined polarity. The frequency lock indicator consists of a zero crossings detector (50) and a latch (56) that is sampled for a time period. The zero crossings detector (50) is a delay (52) and an exclusive OR gate (54). An optional confidence counter (60) may be used with the latch (56) to determine when frequency lock has occurred to provide the lock indicator signal.
摘要翻译：目的：具有导频的数字信号的FPLL系统为FPLL解调信号提供改进的解调器和新的频率锁定指示器。构成：双相稳定FPLL包括极性确定电路（36），其基于数字信号中的导频的极性来确定FPLL的锁定相位。当频率锁定发生时，频率锁定指示电路（50-60）从恢复的导频确定，并且极性确定电路响应于此来反转输入信号（或者输出信号的输出信号）的相位，以便为提供预定极性的输出信号。频率锁定指示器由过零点检测器（50）和在一段时间内采样的锁存器（56）组成。过零点检测器（50）是延迟（52）和异或门（54）。与锁存器（56）可以使用可选的置信计数器（60）来确定何时发生频率锁定以提供锁定指示符信号。

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