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81. 发明公开

KR1019990065914A 출력 차이 보정 회로를 가지는 기준신호 발생회로 失效
标题翻译：一个具有输出差值校正电路的参考信号产生电路
公开(公告)号：KR1019990065914A
公开(公告)日：1999-08-05
申请号：KR1019980001429
申请日：1998-01-19
申请人： 삼성전자주식회사
发明人： 김병일
IPC分类号： H03K19/08
摘要： 출력 차이 보정 회로를 가지는 기준신호 발생회로가 개시된다. 출력 차이 보정 회로를 가지는 기준신호 발생회로는 기준신호 발생부(31), 출력 차이 보정부(33)를 구비한다. 기준신호 발생부(31)는 동일 진폭과 서로 반파장의 위상 차이를 가지는 제1 및 제2 입력 신호 VAN, VBN에 응답하여 제1 및 제2 기준신호 REFN1, REFN2를 발생한다. 출력 차이 보정부(33)는 제 1 및 제2 기준신호 REFN1, REFN2의 진폭의 차이를 보정하여 제1 및 제2 기준 신호 REFN1, REFN2에 피드백한다. 출력 차이 보정부(33)는 구체적으로 레벨합산부(35), 신호차감지부(37) 및 피드백부(39)를 구비한다. 레벨합산부(35)는 제1 및 제2 기준신호 REFN1, REFN2의 레벨을 합산하여 합산신호 VSUM을 출력한다. 신호차감지부(37)는 합산신호 VSUM의 레벨을 소정의 바이어스 신호 VBIAS의 레벨과 비교하여 그 차이를 감지 증폭하여 증폭신호 VAMP를 출력한다. 피드백부(39)는 증폭신호 VAMP에 의하여 구동되며, 제1 및 제2 기준신호 REFN1, REFN2에 레벨차이를 보상하는 신호를 발생한다.

82. 发明授权

KR100194904B1 바이폴라 트랜지스터와 MOS 트랜지스터의 복합회로 및 그것을 사용한 반도체 집적회로 장치 失效
公开(公告)号：KR100194904B1
公开(公告)日：1999-06-15
申请号：KR1019910015835
申请日：1991-09-11
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 이와무라마사히로 , 마에지마히데오 , 와다나베아쯔오 , 모리가즈다까
IPC分类号： H03K19/08
摘要： 풀업용의 NPN트랜지스터와 풀다운용의 PNP트랜지스터가 직렬 접속되고, 풀업용의 NPN베이스와, 풀다운용의 PNP의 베이스가 전기적으로 절연되도록 각각 독립의 베이스 구동회로가 설치되고, 또한, PNP의 베이스에는 베이스 프리챠지 수단이 설치되어 있는 바이폴라 트랜지스터와 MOS트랜지스터와의 복합회로장치.

83. 发明授权

KR100180719B1 바이폴라 트랜지스터와 전계효과 트랜지스터를 가지는 반도체 직접회로 장치 失效
标题翻译：具有双极晶体管和场效应晶体管的半导体集成电路器件
公开(公告)号：KR100180719B1
公开(公告)日：1999-04-01
申请号：KR1019890003402
申请日：1989-03-18
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 무라바야시후미오 , 니시오요오지 , 고도꾸쇼오이찌 , 구리다고오사브로오 , 가도오가즈오
IPC分类号： H03K19/08
CPC分类号： H01L27/0623 , H03K19/001 , H03K19/00353 , H03K19/09448
摘要： 본 발명은 미세구조에 의한 전력소비와 항복전압문제를 해결하는 Bi-COMS 시스템을 실현하고, 고속 및 저소비전력의 바이폴라 트랜지스터와 전개효과 트랜지스터를 갖는 반도체 집적회로를 제공하며, 바이폴라 트랜지스터의 베이스 전위가 베이스-에미터 전압에 도달할 때까지의 신간을 단축시키는 반도체 직접회로장치를 구현하기 위해, 제1 및 제2 전원단자, 입력단자(162-164), 출력단자(165), 베이스(161)를 가지며, 콜렉터-에미터 전류로를 가진 바이폴라 트랜지스터(192, 193), 소스-드레인 전류로를 가진 적어도 한 개의 전계효과 트랜지스터, 한 쌍의 주단자를 가진 반도체 스위치소자, 및 전위차 감소소자를 제공한다.

84. 发明授权

KR100100592B1 쇼트키 전류 모우드 논리 회로 失效
标题翻译：肖特基电流模式逻辑电路
公开(公告)号：KR100100592B1
公开(公告)日：1996-06-12
申请号：KR1019870014307
申请日：1987-12-15
申请人： 텍사스 인스트루먼츠 인코포레이티드
发明人： 케빈엠오븐스 , 보비디스트롱
IPC分类号： H03K19/08

85. 发明授权

KR100072015B1 반도체 집적 회로장치 失效
公开(公告)号：KR100072015B1
公开(公告)日：1994-03-18
申请号：KR1019860000019
申请日：1986-01-07
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 스즈기야스나가 , 마즈바라도시야기 , 우라가미야기라
IPC分类号： H03K19/08 , H01L21/82

86. 发明授权

KR100057946B1 논리회로 失效
公开(公告)号：KR100057946B1
公开(公告)日：1993-01-05
申请号：KR1019890005864
申请日：1989-05-01
申请人： 후지쯔 가부시끼가이샤
发明人： 시모쓰하마이사오 , 에모리신지 , 와다나베요시오 , 다마무라마사야
IPC分类号： H03K19/08

87. 发明授权

KR100041130B1 논리회로 失效
公开(公告)号：KR100041130B1
公开(公告)日：1991-04-12
申请号：KR1019880001098
申请日：1988-02-06
申请人： 가부시끼가이샤 도시바
发明人： 우에노마사지
IPC分类号： H03K19/08

88. 发明授权

KR100038982B1 스위칭 잡음을 감소시킨 LSI 게이트 어레이 失效
公开(公告)号：KR100038982B1
公开(公告)日：1991-01-15
申请号：KR1019840008112
申请日：1984-12-19
申请人： 후지쯔 가부시끼가이샤
发明人： 후지시게루 , 야마시다고우이찌 , 다나베도모아끼 , 구니야수요시오
IPC分类号： H03K19/08

89. 实用新型

KR2019900021309U 회전율 제어용 출력 버퍼 회로 无效
标题翻译：输出缓冲器电路用于周转控制
公开(公告)号：KR2019900021309U
公开(公告)日：1990-12-15
申请号：KR2019890007351
申请日：1989-05-31
申请人： 현대반도체 주식회사
发明人： 박휴찬
IPC分类号： H03K19/08

90. 发明授权

KR1019900008051B1 논리회로 失效
标题翻译：逻辑电路
公开(公告)号：KR1019900008051B1
公开(公告)日：1990-10-31
申请号：KR1019880001098
申请日：1988-02-06
申请人： 가부시끼가이샤 도시바
发明人： 우에노마사지
IPC分类号： H03K19/08
CPC分类号： H03K19/09448 , H03K19/0136
摘要： The Bi-MOS logic circuit comprises two NPN bipolar transistors in which current paths between cellectors and emitters are serially connected across power source terminals. A first MOS FET selectively switches on the two NPN bipolar transistors in response to an input signal, the first MOSFET being coupled to the base of the first NPN bipolar transistor, to the base of the second NPN bipolar transistor, and to receive the input signal. A second MOSFET of the same conductivity type as that of the first MOSFET has one end of second MOSFET being connected to the output terminal, the other end being connected to a base of the third NPN bipolar transistor, and a gate being connected to a gate of the first two MOSFET.
摘要翻译： Bi-MOS逻辑电路包括两个NPN双极晶体管，其中电感器和发射极之间的电流路径跨越电源端子串联连接。第一MOS FET响应于输入信号选择性地接通两个NPN双极晶体管，第一MOSFET耦合到第一NPN双极晶体管的基极到第二NPN双极晶体管的基极，并且接收输入信号。与第一MOSFET相同的导电类型的第二MOSFET具有连接到输出端的第二MOSFET的一端，另一端连接到第三NPN双极晶体管的基极，栅极连接到栅极的前两个MOSFET。

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