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61. 发明公开

KR1020060042105A 신호를 저전압 영역에서 고전압 영역으로 변환시키는 방법및 회로 失效
标题翻译：将低电压域的信号转换为高电压域
公开(公告)号：KR1020060042105A
公开(公告)日：2006-05-12
申请号：KR1020050013806
申请日：2005-02-18
申请人： 후지쯔 가부시끼가이샤
发明人： 지앙지안에이치
IPC分类号： H03K19/0185 , H03K19/0175
CPC分类号： H03K19/01721 , H03K19/0013 , H03K19/018521
摘要： 신호를 저전압 영역에서 고전압 영역으로 변환시키는 방법은 입력 신호를 저전압 영역에서 수신하는 단계와, 그 입력 신호를 이용해서, 제1 캐리어형을 갖는 제1 트랜지스터와, 그 제1 캐리어형과 다른 제2 캐리어형을 갖는 제2 트랜지스터와, 제2 캐리어형을 갖는 제3 트랜지스터를 제어하여 출력 단자에 출력 전압을 생성하는 단계를 포함한다. 제1 트랜지스터는 출력 단자에 연결되고, 고전압 영역의 제1 값에 대응하는 제1 전압에도 연결된다. 제2 및 제3 트랜지스터는 고전압 영역의 제2 값에 대응하는 제2 전압과 출력 단자 사이에 직렬로 연결된다. 출력 전압은 그 입력 신호에 기초해서 제1 값과 제2 값 중 어느 하나에 대응하도록 선택된다.

62. 发明公开

KR1020060007800A 고속 레벨 전환기 无效
标题翻译：高速水平移位器
公开(公告)号：KR1020060007800A
公开(公告)日：2006-01-26
申请号：KR1020040057182
申请日：2004-07-22
申请人： 에스케이하이닉스 주식회사
发明人： 김동균
IPC分类号： H03K19/0175
CPC分类号： H03K19/018521 , H03K3/356191
摘要： 내부 전원을 사용하는 싱크로너스 반도체 회로의 클럭에 데이터를 동기화 시키는 래치 및 내부 전원 전압을 외부 전원 전압으로 전환하는 레벨 전환기를 갖는 회로에서 상기 레벨 전환기의 입력 노드를 클럭 신호의 디스에이블 구간에 VCC 또는 VSS로 프리 차아지 하기 위한 프리차지 회로를 포함하는 고속 레벨 전환기가 개시된다.

레벨 전환기

63. 发明授权

KR100509985B1 레벨시프터 회로 및 그것을 구비한 표시장치 失效
标题翻译：等级更换电路和显示设备
公开(公告)号：KR100509985B1
公开(公告)日：2005-08-25
申请号：KR1020030030969
申请日：2003-05-15
申请人： 샤프 가부시키가이샤
发明人： 무라카미유히치로 , 지오우텐세이지로우 , 와시오하지메 , 마츠다에이지 , 츠지노사치오 , 하야시순수케
IPC分类号： H03K19/0175
CPC分类号： G09G3/3611 , G09G2300/0408 , G09G2310/0289 , H03K19/0013 , H03K19/018521
摘要： 본 발명의 레벨시프트 회로는, 서로 하이 레벨기간이 겹치지 않는 2 종류의 각 클록신호 CK1·CK2가 입력되어, 각각 레벨시프트된 각 출력신호 OUT1·OUT2를 출력하는 각 레벨시프터 LS1·LS2와, 출력신호 OUT1이 하이 레벨일 때는 레벨시프터 LS2로 흐르는 관통전류를 저지하고, 출력신호 OUT2가 하이 레벨일 때는 레벨시프터 LS1로 흐르는 관통전류를 저지함에 의해, 각각의 레벨시프트 동작을 정지시키는 각각의 제어용 트랜지스터 N5·N5 및 각각의 제어용배선 CL1·CL2를 갖는다. 상기 레벨시프트 회로에서는, 각 클록신호 CK1·CK2의 비액티브기간 중에, 다른 쪽의 클록신호의 액티브기간에 대응하는 특정기간의 소비전력을 절감할 수 있다.

64. 发明授权

KR100498453B1 출력 데이터의 스큐를 감소시킬 수 있는 출력버퍼 회로 有权
标题翻译：输出缓冲电路，能够减少输出数据的偏移
公开(公告)号：KR100498453B1
公开(公告)日：2005-07-01
申请号：KR1020020067745
申请日：2002-11-04
申请人： 삼성전자주식회사
发明人： 김정열
IPC分类号： G11C11/40
CPC分类号： H03K19/018521 , H03K19/00384
摘要： PVT가 변화하더라도 출력 데이터의 스큐를 감소시킬 수 있는 출력버퍼 회로가 개시된다. 상기 출력버퍼 회로는, 풀업 트랜지스터, 풀다운 트랜지스터, 상기 풀업 트랜지스터를 구동하는 낸드게이트, 및 상기 풀다운 트랜지스터를 구동하는 노아게이트를 구비하며, 특히 전원전압으로부터 상기 낸드게이트의 출력단까지의 경로에서의 피모스 트랜지스터 개수가 상기 전원전압으로부터 상기 노아게이트의 출력단까지의 경로에서의 피모스 트랜지스터 개수와 동일하고, 상기 낸드게이트의 출력단으로부터 접지전압까지의 경로에서의 엔모스 트랜지스터 개수가 상기 노아게이트의 출력단으로부터 상기 접지전압까지의 경로에서의 엔모스 트랜지스터 개수와 동일한 것을 특징으로 한다.

65. 发明公开

KR1020040005091A 출력 버퍼 无效
标题翻译：输出缓冲器
公开(公告)号：KR1020040005091A
公开(公告)日：2004-01-16
申请号：KR1020020039385
申请日：2002-07-08
申请人： 삼성전자주식회사
发明人： 서진호
IPC分类号： G11C7/10
CPC分类号： H03K19/018521 , H03K19/01742
摘要： PURPOSE: An output buffer is provided, which turns off a pull-up transistor within a short time in a bidirectional I/O cell used for transferring bidirectional signal and has an immunity as to an excessive voltage. CONSTITUTION: A pre-driver circuit(100) receives a signal input and an output enable input and generates a pull-up voltage signal and a pull-down voltage signal. A transfer gate(107) has the first transistor connected to a power supply voltage(VDD) and the second transistor connected to the second node, and receives the pull-up signal from the pre-driver circuit and then transmits it to the first node. A pull-up driver has a gate connected to the first node and is connected between a pad(106) and the power supply voltage. The third transistor is connected between the first node and the pad, and the fourth transistor is connected between the pad and the second node. A pull-down driver receives the pull-down signal from the pre-driver circuit and is connected between the pad and a ground(VSS). And a bias generation circuit is connected between the second node and the ground and receives the output enable signal, and turns on the second transistor when an output buffer is in a normal operation state and turns off the second transistor when the output buffer is in a high impedance state.
摘要翻译：目的：提供输出缓冲器，在双向I / O单元中短时间内关闭上拉晶体管，用于传输双向信号，并具有对过电压的抗扰性。构成：预驱动电路（100）接收信号输入和输出使能输入，并产生上拉电压信号和下拉电压信号。传输门（107）具有连接到电源电压（VDD）的第一晶体管和连接到第二节点的第二晶体管，并且从预驱动器电路接收上拉信号，然后将其发送到第一节点。上拉驱动器具有连接到第一节点并连接在焊盘（106）和电源电压之间的栅极。第三晶体管连接在第一节点和焊盘之间，第四晶体管连接在焊盘和第二节点之间。下拉驱动器从预驱动器电路接收下拉信号，并连接在焊盘和接地（VSS）之间。并且偏置产生电路连接在第二节点和地之间并且接收输出使能信号，并且当输出缓冲器处于正常工作状态时接通第二晶体管，并且当输出缓冲器处于正常工作状态时关断第二晶体管高阻态。

66. 发明公开

KR1020030043255A 출력 신호의 전압이 설정 전압으로 제어되는 입력 버퍼 회로 失效
标题翻译：用于控制输出信号电压作为设置电压的输入缓冲电路
公开(公告)号：KR1020030043255A
公开(公告)日：2003-06-02
申请号：KR1020010074333
申请日：2001-11-27
申请人： 주식회사 티엘아이
发明人： 홍순원
IPC分类号： H03K19/0175
CPC分类号： H03K19/00384 , H03K19/018521
摘要： PURPOSE: An input buffer circuit for controlling a voltage of an output signal as a setup voltage is provided to minimize a variation of DC voltage of a buffer output signal according to a variation of process conditions by controlling a DC voltage level of the buffer output signal as a predetermined voltage level. CONSTITUTION: The first DC voltage control portion(210) generates the first AC signal by reflecting an AC voltage component of a buffer input signal. The first DC voltage control portion includes the first load and the first current source for controlling the current amount of the first load. The second DC voltage control portion(220) generates the second AC signal by reflecting an AC voltage component of the buffer input signal. The second DC voltage control portion includes the second load and the second current source for controlling the current amount of the second load. The first driving circuit(230) generates a buffer output signal in response to the first AC signal. The second driving circuit(240) generates the buffer output signal in response to the second AC signal. One of the first and the second current sources is formed with a variable current source to control the buffer output signal as a setup voltage.
摘要翻译：目的：提供一种用于控制输出信号电压作为设定电压的输入缓冲电路，通过控制缓冲器输出信号的直流电压电平，根据工艺条件的变化使缓冲器输出信号的直流电压变化最小化作为预定电压电平。构成：第一直流电压控制部（210）通过反映缓冲器输入信号的交流电压分量来产生第一交流信号。第一直流电压控制部分包括用于控制第一负载的当前量的第一负载和第一电流源。第二直流电压控制部分（220）通过反映缓冲器输入信号的交流电压分量来产生第二交流信号。第二直流电压控制部分包括用于控制第二负载的当前量的第二负载和第二电流源。第一驱动电路（230）响应于第一AC信号产生缓冲器输出信号。第二驱动电路（240）响应于第二AC信号产生缓冲器输出信号。第一和第二电流源之一由可变电流源形成，以将缓冲器输出信号控制为设置电压。

67. 发明公开

KR1020030038329A 반도체 장치 无效
标题翻译：半导体器件
公开(公告)号：KR1020030038329A
公开(公告)日：2003-05-16
申请号：KR1020020038150
申请日：2002-07-03
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 가지모또다께시
IPC分类号： H03K17/16
CPC分类号： H03K19/0175 , H03K19/018521
摘要： PURPOSE: To provide a semiconductor device which is operated at high speed and outputs an output signal with small amplitude. CONSTITUTION: An external voltage VDD is supplied to the power source terminal 8 of a semiconductor chip 1 and given to a semiconductor circuit 11 and a regulator circuit 13. An output control signal is given to an output circuit 12 from the semiconductor circuit 11 and the regulator circuit 13 gives an output voltage VDDQ obtained by lowering the external voltage VDD in response to an RD signal which is outputted from the semiconductor circuit 11. Thus, the regulator circuit 13 absorbs a power source noise due to the operation of the output circuit 12 without adding an external power source terminal exclusive for the output circuit 12. Then a high speed interface with small amplitude is realized.
摘要翻译：目的：提供高速运行并输出小振幅输出信号的半导体器件。构成：将外部电压VDD提供给半导体芯片1的电源端子8，并且提供给半导体电路11和调节器电路13.输出控制信号从半导体电路11提供给输出电路12，并且调节器电路13给出通过根据从半导体电路11输出的RD信号来降低外部电压VDD而获得的输出电压VDDQ。因此，调节器电路13由于输出电路12的操作而吸收电源噪声而不需要添加专用于输出电路12的外部电源端子。然后实现具有小振幅的高速接口。

68. 发明公开

KR1020030003386A 로직 레벨 시프팅 회로 无效
标题翻译：逻辑电平移位电路
公开(公告)号：KR1020030003386A
公开(公告)日：2003-01-10
申请号：KR1020010039123
申请日：2001-06-30
申请人： 매그나칩 반도체 유한회사
发明人： 강종훈
IPC分类号： H03K19/0175
CPC分类号： H03K19/018521 , H03K3/356165 , H03K19/0013
摘要： PURPOSE: A logic level shifting circuit is provided, which does not need two supply voltages by using an input stage by making a lower supply voltage using a voltage generator, and prevents a constant current of an output stage by feeding back an output voltage. CONSTITUTION: An input voltage generator(40) drops a power supply voltage down to a constant level, and an input stage(50) switches the dropped power supply voltage and an output of a ground voltage by an input signal. And an output stage(60) switches the power supply voltage and the output of the ground voltage as an output of the input unit. The input voltage generator unit comprises source followers(40_1,40_2,...,40_n) constituted with cascaded NMOS transistors and a directional switching element(41) constituted with a NMOS transistor connected with the source follower in serial.
摘要翻译：目的：提供一种逻辑电平移位电路，其通过使用电压发生器通过使用输入级而不需要两个电源电压，并且通过反馈输出电压来防止输出级的恒定电流。构成：输入电压发生器（40）将电源电压降低到恒定电平，输入级（50）通过输入信号切换掉掉的电源电压和接地电压的输出。并且输出级（60）将电源电压和接地电压的输出切换为输入单元的输出。输入电压发生器单元包括由级联的NMOS晶体管构成的源极跟随器（40_1,40_2，...，40_n）和由与源极跟随器串联连接的NMOS晶体管构成的定向开关元件（41）。

69. 发明公开

KR1020030002160A 반도체 집적회로 有权
标题翻译：半导体集成电路
公开(公告)号：KR1020030002160A
公开(公告)日：2003-01-08
申请号：KR1020010038902
申请日：2001-06-30
申请人： 매그나칩 반도체 유한회사
发明人： 김미경
IPC分类号： H03K19/00
CPC分类号： H03K19/00361 , H03K3/3565 , H03K19/018521
摘要： PURPOSE: A semiconductor integrated circuit is provided, which is appropriate for assuring a noise margin by operating two inputted signals using a Schmitt trigger circuit. CONSTITUTION: The first Schmitt trigger part(21) inverts the second signal inputted through a gate according to the first reference voltage level and the second reference voltage level. An inverter(22) inverts an output signal of the first Schmitt trigger part and then outputs it. A switching part(23) switches the first signal by output signals of the first Schmitt trigger part and the inverter. The second Schmitt trigger part(25) inverts an output signal of the switching part according to the first reference voltage level and the second reference voltage level. And a PMOS transistor(24) connects a power supply voltage(VDD) and a final output port through a source-drain path by the output signal of the inverter.
摘要翻译：目的：提供半导体集成电路，适用于通过使用施密特触发电路操作两个输入信号来确保噪声容限。构成：第一施密特触发器部分（21）根据第一参考电压电平和第二参考电压电平反转通过栅极输入的第二信号。逆变器（22）反转第一施密特触发器部分的输出信号，然后输出。开关部件（23）通过第一施密特触发部件和逆变器的输出信号来切换第一信号。第二施密特触发器部分（25）根据第一参考电压电平和第二参考电压电平来反转开关部分的输出信号。并且PMOS晶体管（24）通过反相器的输出信号通过源极 - 漏极路径连接电源电压（VDD）和最终输出端口。

70. 发明公开

KR1020020084446A 전압 인터페이스 회로를 구비한 반도체 집적 회로 장치 失效
标题翻译：包含电压接口电路的半导体集成电路设备
公开(公告)号：KR1020020084446A
公开(公告)日：2002-11-09
申请号：KR1020010023713
申请日：2001-05-02
申请人： 삼성전자주식회사
发明人： 정유신
IPC分类号： G11C5/14
CPC分类号： H03K19/00315 , H03K19/018521
摘要： PURPOSE: A semiconductor integrated circuit device comprising a voltage interface circuit is provided, which can drive an input pad sufficiently to a power supply voltage in a pull-up mode. CONSTITUTION: A voltage interface circuit(100) is connected between an input pad(200) and an internal logic(300). The voltage interface circuit includes two PMOS transistors(MP10,MP12) operating as a voltage conversion NMOS transistor(MN10) and a pull-up transistor. The NMOS transistor has a current path connected between the input pad and the internal logic and a gate electrode connected to a power supply voltage(VDD). The NMOS transistor converts a high voltage applied to the input pad into a voltage lower than the power supply voltage. The PMOS transistor has the first current electrode connected to the input pad and the second current electrode connected to the power supply voltage. The PMOS transistor has a current path formed between the power supply voltage and a ND1 node. The PMOS transistors are controlled by control signals(PU1,PU2) being output from a signal generator(160).
摘要翻译：目的：提供一种包括电压接口电路的半导体集成电路器件，其可以以上拉模式充分地驱动输入焊盘至电源电压。构成：电压接口电路（100）连接在输入焊盘（200）和内部逻辑（300）之间。电压接口电路包括作为电压转换NMOS晶体管（MN10）和上拉晶体管工作的两个PMOS晶体管（MP10，MP12）。 NMOS晶体管具有连接在输入焊盘和内部逻辑之间的电流路径以及连接到电源电压（VDD）的栅电极。 NMOS晶体管将施加到输入焊盘的高电压转换成低于电源电压的电压。 PMOS晶体管具有连接到输入焊盘的第一电流电极和连接到电源电压的第二电流电极。 PMOS晶体管具有形成在电源电压和ND1节点之间的电流路径。 PMOS晶体管由从信号发生器（160）输出的控制信号（PU1，PU2）控制。

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