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61. 发明授权

KR100875266B1 고성능 알아이에스씨 마이크로프로세서 구조 失效
公开(公告)号：KR100875266B1
公开(公告)日：2008-12-22
申请号：KR1020077008101
申请日：1992-07-07
申请人： 세이코 엡슨 가부시키가이샤
发明人： 엥구엔레트롱 , 렌쯔데렉제이. , 미야야마요시유끼 , 가르그산지브 , 하기와라야스아끼 , 왕요하네스 , 라우테이-라이 , 트랑쿠앙에이취.
IPC分类号： G06F9/30 , G06F9/38
CPC分类号： G06F9/3822 , G06F9/30061 , G06F9/30072 , G06F9/30112 , G06F9/30116 , G06F9/30123 , G06F9/3013 , G06F9/30134 , G06F9/30167 , G06F9/327 , G06F9/3802 , G06F9/3804 , G06F9/3806 , G06F9/3826 , G06F9/3834 , G06F9/3836 , G06F9/3838 , G06F9/384 , G06F9/3851 , G06F9/3855 , G06F9/3857 , G06F9/3863 , G06F9/3865 , G06F9/3885
摘要： The high-performance, RISC core based microprocessor architecture permits concurrent execution of instructions obtained from memory through an instruction prefetch unit having multiple prefetch paths allowing for the main program instruction stream, a target conditional branch instruction stream and a procedural instruction stream. The target conditional branch prefetch path allows both possible instruction streams for a conditional branch instruction to be prefetched. The procedural instruction prefetch path allows a supplementary instruction stream to be accessed without clearing the main or target prefetch buffers. Each instruction set includes a plurality of fixed length instructions. An instruction FIFO is provided for buffering instruction sets in a plurality of instruction set buffers including a first buffer and a second buffer. An instruction execution unit including a register file and a plurality of functional units is provided with an instruction control unit capable of examining the instruction sets within the first and second buffers and scheduling any of the instructions for execution by available functional units. Multiple data paths between the functional units and the register file allow multiple independent accesses to the register file by the functional units as necessary for the execution of the respective instructions. The register file includes an additional set of temporary data registers. These temporary data registers are utilized by the instruction execution control unit to receive data processed by the functional units by the out-of-order execution of instructions in advance of the completed execution of a conditional branch instruction or any instruction that requires additional functional unit processing cycles to complete. The data stored in the temporary data registers is selectively held, cleared or retired to the register file depending on the actual state of the instruction stream at the point where all prior instructions have been executed.

62. 发明公开

KR1020080109099A 고성능 알아이에스씨 마이크로프로세서 구조 无效
标题翻译：高性能RISC微处理器架构
公开(公告)号：KR1020080109099A
公开(公告)日：2008-12-16
申请号：KR1020087028736
申请日：1992-07-07
申请人： 세이코 엡슨 가부시키가이샤
发明人： 엥구엔레트롱 , 렌쯔데렉제이. , 미야야마요시유끼 , 가르그산지브 , 하기와라야스아끼 , 왕요하네스 , 라우테이-라이 , 트랑쿠앙에이취.
IPC分类号： G06F9/38 , G06F9/30 , G06F9/40
CPC分类号： G06F9/3822 , G06F9/30061 , G06F9/30072 , G06F9/30112 , G06F9/30116 , G06F9/30123 , G06F9/3013 , G06F9/30134 , G06F9/30167 , G06F9/327 , G06F9/3802 , G06F9/3804 , G06F9/3806 , G06F9/3826 , G06F9/3834 , G06F9/3836 , G06F9/3838 , G06F9/384 , G06F9/3851 , G06F9/3855 , G06F9/3857 , G06F9/3863 , G06F9/3865 , G06F9/3885 , G06F9/38 , G06F9/06 , G06F9/30
摘要： A CDMA wireless digital communication system which supports all types of voice and data communications while utilizing the minimum amount of bandwidth for the particular application. The system efficiently allocates ISDN bandwidth on demand by a subscriber. Upon initialization of the subscriber unit, the system establishes a channel and generates the necessary spreading codes to support the highest capacity channel desired by the subscriber unit. Portions of the communication spectrum bandwidth are not reserved until actually required by the subscriber unit. Since the call setpup is performed at the beginning of a call from that subscriber unit, including the assignment of spreading codes, a subscriber unit can quickly gain access to the portion of the spectrum that is required to support the particular application. ® KIPO & WIPO 2009
摘要翻译： CDMA无线数字通信系统，其支持所有类型的语音和数据通信，同时为特定应用使用最小量的带宽。系统根据用户需求有效地分配ISDN带宽。在用户单元初始化时，系统建立一个信道并产生必要的扩展码，以支持用户单元所需的最高容量信道。通信频谱带宽的一部分直到用户单元实际需要才被保留。由于在来自该用户单元的呼叫的开始处执行呼叫建立配置，包括扩展码的分配，用户单元可以快速地访问支持特定应用所需的频谱部分。 ®KIPO＆WIPO 2009

63. 发明授权

KR100783828B1 단일 스레드 프로그램의 암시적 멀티스레디드 실행을 행할수 있는 멀티스레디드 프로세서 有权
标题翻译：具有单向螺旋程序的多边执行的多处理处理器
公开(公告)号：KR100783828B1
公开(公告)日：2007-12-10
申请号：KR1020037016962
申请日：2002-06-14
申请人： 인텔 코포레이션
发明人： 아카리,하이탬 , 힐리,세바스티엔
IPC分类号： G06F9/46
CPC分类号： G06F9/3851 , G06F9/30072 , G06F9/3013 , G06F9/3836 , G06F9/3838 , G06F9/384 , G06F9/3842 , G06F9/3857
摘要： 제1 프로세서 및 제2 프로세서를 포함하는 디바이스가 개시된다. 다수의 메모리 디바이스가 제1 프로세서 및 제2 프로세서에 접속된다. 레지스터 버퍼가 제1 프로세서 및 제2 프로세서에 접속된다. 트레이스 버퍼가 제1 프로세서 및 제2 프로세서에 접속된다. 다수의 메모리 인스트럭션 버퍼가 제1 프로세서 및 제2 프로세서에 접속된다. 제1 프로세서 및 제2 프로세서는 멀티스레딩 자원을 이용하여 단일 스레드된 애플리케이션을 수행한다. 제1 스레드가 제2 프로세서로부터 실행되는 방법이 또한 개시된다. 제1 스레드는 또한 제1 프로세서에 의해 지시되는 바와 같이 제2 프로세서로부터 실행된다. 제2 프로세서는 제1 프로세서에 앞서서 인스트럭션을 실행한다.
멀티스레딩, 레지스터 버퍼, 트레이스 버퍼, 프로세서, 메모리 인스트럭션 버퍼

64. 发明授权

KR100732426B1 고속 컨텍스트 전환을 갖는 컴퓨터 失效
标题翻译：具有高速上下文切换的计算机
公开(公告)号：KR100732426B1
公开(公告)日：2007-06-27
申请号：KR1020010006093
申请日：2001-02-08
申请人： 후지쯔 가부시끼가이샤
发明人： 미야케히데오 , 스가아츠히로 , 나카무라야스키 , 츠지마사유키 , 야마자키야스히로 , 다케베요시마사 , 사토다이조 , 다고신이치로
IPC分类号： G06F9/38
CPC分类号： G06F7/535 , G06F9/3001 , G06F9/30043 , G06F9/3013 , G06F9/3814 , G06F9/3836 , G06F9/3857 , G06F9/3861 , G06F9/3867 , G06F9/3877 , G06F9/461 , G06F9/5016 , G06F2207/5353 , Y02D10/22
摘要： 본 발명에 따르면, 복수의 프로그램을 시분할 방식으로 병렬 처리하는 컴퓨터는 복수의 영역으로 분할되어 있는 하드웨어 자원과, 제1 프로그램을 식별하는 식별 정보를 기록하며, 복수의 영역 중 하나의 영역이 제2 프로그램을 실행하는 데 필요하게 되는 동시에, 제1 프로그램을 실행하는 데 사용되면 복수의 영역 중 하나의 영역에 저장된 정보를 퇴거하는 퇴거 수단과, 제2 프로그램이 중단 또는 종료되었을 때, 퇴거 수단에 의해 퇴거된 정보를 식별 정보에 기초하여 복수의 영역 중 하나의 영역으로 복원하는 복원 수단을 구비한다.

65. 发明公开

KR1020070058597A 고성능 알아이에스씨 마이크로프로세서 구조 失效
标题翻译：高性能RISC微处理器架构
公开(公告)号：KR1020070058597A
公开(公告)日：2007-06-08
申请号：KR1020077008100
申请日：1992-07-07
申请人： 세이코 엡슨 가부시키가이샤
发明人： 엥구엔레트롱 , 렌쯔데렉제이. , 미야야마요시유끼 , 가르그산지브 , 하기와라야스아끼 , 왕요하네스 , 라우테이-라이 , 트랑쿠앙에이취.
IPC分类号： G06F9/38 , G06F9/30
CPC分类号： G06F9/3822 , G06F9/30061 , G06F9/30072 , G06F9/30112 , G06F9/30116 , G06F9/30123 , G06F9/3013 , G06F9/30134 , G06F9/30167 , G06F9/327 , G06F9/3802 , G06F9/3804 , G06F9/3806 , G06F9/3826 , G06F9/3834 , G06F9/3836 , G06F9/3838 , G06F9/384 , G06F9/3851 , G06F9/3855 , G06F9/3857 , G06F9/3863 , G06F9/3865 , G06F9/3885
摘要： The high-performance, RISC core based microprocessor architecture permits concurrent execution of instructions obtained from memory through an instruction prefetch unit having multiple prefetch paths allowing for the main program instruction stream, a target conditional branch instruction stream and a procedural instruction stream. The target conditional branch prefetch path allows both possible instruction streams for a conditional branch instruction to be prefetched. The procedural instruction prefetch path allows a supplementary instruction stream to be accessed without clearing the main or target prefetch buffers. Each instruction set includes a plurality of fixed length instructions. An instruction FIFO is provided for buffering instruction sets in a plurality of instruction set buffers including a first buffer and a second buffer. An instruction execution unit including a register file and a plurality of functional units is provided with an instruction control unit capable of examining the instruction sets within the first and second buffers and scheduling any of the instructions for execution by available functional units. Multiple data paths between the functional units and the register file allow multiple independent accesses to the register file by the functional units as necessary for the execution of the respective instructions.
摘要翻译：高性能的基于RISC核心的微处理器架构允许通过具有允许主程序指令流，目标条件转移指令流和程序指令流的多个预取路径的指令预取单元从存储器获得的指令的并发执行。目标条件分支预取路径允许预取条件分支指令的可能指令流。程序指令预取路径允许访问补充指令流而不清除主或预取预取缓冲器。每个指令集包括多个固定长度指令。提供指令FIFO，用于缓冲包括第一缓冲器和第二缓冲器的多个指令集缓冲器中的指令集。包括寄存器文件和多个功能单元的指令执行单元设置有能够检查第一和第二缓冲器内的指令集的指令控制单元，并且调度任何指令以供可用功能单元执行。功能单元和寄存器文件之间的多个数据路径允许功能单元对寄存器文件进行多次独立访问，以便执行相应的指令。

66. 发明公开

KR1020070056140A 고성능 알아이에스씨 마이크로프로세서 구조 失效
公开(公告)号：KR1020070056140A
公开(公告)日：2007-05-31
申请号：KR1020077008101
申请日：1992-07-07
申请人： 세이코 엡슨 가부시키가이샤
发明人： 엥구엔레트롱 , 렌쯔데렉제이. , 미야야마요시유끼 , 가르그산지브 , 하기와라야스아끼 , 왕요하네스 , 라우테이-라이 , 트랑쿠앙에이취.
IPC分类号： G06F9/30 , G06F9/38
CPC分类号： G06F9/3822 , G06F9/30061 , G06F9/30072 , G06F9/30112 , G06F9/30116 , G06F9/30123 , G06F9/3013 , G06F9/30134 , G06F9/30167 , G06F9/327 , G06F9/3802 , G06F9/3804 , G06F9/3806 , G06F9/3826 , G06F9/3834 , G06F9/3836 , G06F9/3838 , G06F9/384 , G06F9/3851 , G06F9/3855 , G06F9/3857 , G06F9/3863 , G06F9/3865 , G06F9/3885
摘要： 고성능 RISC 코어 기반 마이크로프로세서 구조는 메인 프로그램 명령어 스트림, 목표 조건부 분기 명령어 스트림 및 절차 명령어 스트림을 고려한 복수의 프리펫치 경로를 가진 명령어 프리펫치 유니트를 통해 메모리로부터 얻어지는 명령어의 동시 실행을 허용한다.
목표 조건부 분기 프리펫치 경로는 조건부 분기 명령어에 대한 가능한 명령어 스트림 둘 다 프리펫치될 수 있도록 허용한다. 절차 명령어 프리펫치 경로는 메인 또는 목표 프리펫치 버퍼를 클리어링하지 않고 추가 명령어 스트림이 억세스될수 있도록 허용한다.
각각의 명령어 셋트는 다수의 일정길이의 명령어를 포함한다. 제 1 및 제 2 버퍼를 포함하는 다수의 명령어 셋트 버퍼에 명령어 셋트를 버퍼링하기 위해 명령어 FIF0가 제공된다.
하나의 레지스터 파일 및 다수의 기능 유니트를 포함하는 명령어 실행 유니트에는 제 1 및 제 2 버퍼내의 명령어 셋트를 검사할 수 있고 이용가능한 기능 유니트에 의한 실행을 위해 명령어 중 소정의 명령어를 예정할 수 있는 명령어 제어 유니트가 제공된다. 기능 유니트와 레지스터 파일사이의 복수의 데이터 경로는 각각의 명령어의 실행에 필요할 때 기능 유니트에 의한 레지스터 파일에의 복수의 독자적인 억세스를 허용한다.
레지스터 파일은 임시 데이터 레지스터의 추가 셋트를 포함한다. 이들 임시 데이터 레지스터는 조건부 분기 명령어 또는 완료를 위해 추가의 기능 유니트 처리 사이클을 요하는 소정의 명령어의 완전한 실행에 앞서 명령어의 비순서적 실행에 의해 기능 유니트에 의해 처리되는 데이터를 수신하기 위해 명령어 실행 제어 유니트에 의해 이용된다. 임시 데이터 레지스터에 저장된 데이터는 모든 이전의 명령어가 실행 완료된 지점에서 명령어 스트림의 실제 상태에 따라 선택적으로 홀드 또는 클리어 되거나, 또는 레지스터 파일로 회수된다.
버퍼, 마이크로프로세서, 레지스터, 펫치, 명령어, 동시실행, 데이터 경로

67. 发明公开

KR1020070055585A 고성능 알아이에스씨 마이크로프로세서 구조 失效
标题翻译：高性能RISC微处理器架构
公开(公告)号：KR1020070055585A
公开(公告)日：2007-05-30
申请号：KR1020077008096
申请日：1992-07-07
申请人： 세이코 엡슨 가부시키가이샤
发明人： 엥구엔레트롱 , 렌쯔데렉제이. , 미야야마요시유끼 , 가르그산지브 , 하기와라야스아끼 , 왕요하네스 , 라우테이-라이 , 트랑쿠앙에이취.
IPC分类号： G06F9/30 , G06F9/38
CPC分类号： G06F9/3822 , G06F9/30061 , G06F9/30072 , G06F9/30112 , G06F9/30116 , G06F9/30123 , G06F9/3013 , G06F9/30134 , G06F9/30167 , G06F9/327 , G06F9/3802 , G06F9/3804 , G06F9/3806 , G06F9/3826 , G06F9/3834 , G06F9/3836 , G06F9/3838 , G06F9/384 , G06F9/3851 , G06F9/3855 , G06F9/3857 , G06F9/3863 , G06F9/3865 , G06F9/3885
摘要： 고성능 RISC 코어 기반 마이크로프로세서 구조는 메인 프로그램 명령어 스트림, 목표 조건부 분기 명령어 스트림 및 절차 명령어 스트림을 고려한 복수의 프리펫치 경로를 가진 명령어 프리펫치 유니트를 통해 메모리로부터 얻어지는 명령어의 동시 실행을 허용한다.
목표 조건부 분기 프리펫치 경로는 조건부 분기 명령어에 대한 가능한 명령어 스트림 둘 다 프리펫치될 수 있도록 허용한다. 절차 명령어 프리펫치 경로는 메인 또는 목표 프리펫치 버퍼를 클리어링하지 않고 추가 명령어 스트림이 억세스될수 있도록 허용한다.
각각의 명령어 셋트는 다수의 일정길이의 명령어를 포함한다. 제 1 및 제 2 버퍼를 포함하는 다수의 명령어 셋트 버퍼에 명령어 셋트를 버퍼링하기 위해 명령어 FIF0가 제공된다.
하나의 레지스터 파일 및 다수의 기능 유니트를 포함하는 명령어 실행 유니트에는 제 1 및 제 2 버퍼내의 명령어 셋트를 검사할 수 있고 이용가능한 기능 유니트에 의한 실행을 위해 명령어 중 소정의 명령어를 예정할 수 있는 명령어 제어 유니트가 제공된다. 기능 유니트와 레지스터 파일사이의 복수의 데이터 경로는 각각의 명령어의 실행에 필요할 때 기능 유니트에 의한 레지스터 파일에의 복수의 독자적인 억세스를 허용한다.
레지스터 파일은 임시 데이터 레지스터의 추가 셋트를 포함한다. 이들 임시 데이터 레지스터는 조건부 분기 명령어 또는 완료를 위해 추가의 기능 유니트 처리 사이클을 요하는 소정의 명령어의 완전한 실행에 앞서 명령어의 비순서적 실행에 의해 기능 유니트에 의해 처리되는 데이터를 수신하기 위해 명령어 실행 제어 유니트에 의해 이용된다. 임시 데이터 레지스터에 저장된 데이터는 모든 이전의 명령어가 실행 완료된 지점에서 명령어 스트림의 실제 상태에 따라 선택적으로 홀드 또는 클리어 되거나, 또는 레지스터 파일로 회수된다.
버퍼, 마이크로프로세서, 레지스터, 펫치, 명령어, 동시실행, 데이터 경로

68. 发明授权

KR100559455B1 고성능 알아이에스씨 마이크로프로세서 구조 失效
标题翻译：高性能微处理器架构
公开(公告)号：KR100559455B1
公开(公告)日：2006-03-10
申请号：KR1020037001229
申请日：1992-07-07
申请人： 세이코 엡슨 가부시키가이샤
发明人： 엥구엔레트롱 , 렌쯔데렉제이. , 미야야마요시유끼 , 가르그산지브 , 하기와라야스아끼 , 왕요하네스 , 라우테이-라이 , 트랑쿠앙에이취.
IPC分类号： G06F9/38
CPC分类号： G06F9/3822 , G06F9/30061 , G06F9/30072 , G06F9/30112 , G06F9/30116 , G06F9/30123 , G06F9/3013 , G06F9/30134 , G06F9/30167 , G06F9/327 , G06F9/3802 , G06F9/3804 , G06F9/3806 , G06F9/3826 , G06F9/3834 , G06F9/3836 , G06F9/3838 , G06F9/384 , G06F9/3851 , G06F9/3855 , G06F9/3857 , G06F9/3863 , G06F9/3865 , G06F9/3885
摘要： 고성능 RISC 코어 기반 마이크로프로세서 구조는 메인 프로그램 명령어 스트림, 목표 조건부 분기 명령어 스트림 및 절차 명령어 스트림을 고려한 복수의 프리펫치 경로를 가진 명령어 프리펫치 유니트를 통해 메모리로부터 얻어지는 명령어의 동시 실행을 허용한다.
목표 조건부 분기 프리펫치 경로는 조건부 분기 명령어에 대한 가능한 명령어 스트림 둘 다 프리펫치될 수 있도록 허용한다. 절차 명령어 프리펫치 경로는 메인 또는 목표 프리펫치 버퍼를 클리어링하지 않고 추가 명령어 스트림이 억세스될수 있도록 허용한다.
각각의 명령어 셋트는 다수의 일정길이의 명령어를 포함한다. 제 1 및 제 2 버퍼를 포함하는 다수의 명령어 셋트 버퍼에 명령어 셋트를 버퍼링하기 위해 명령어 FIF0가 제공된다.
하나의 레지스터 파일 및 다수의 기능 유니트를 포함하는 명령어 실행 유니트에는 제 1 및 제 2 버퍼내의 명령어 셋트를 검사할 수 있고 이용가능한 기능 유니트에 의한 실행을 위해 명령어 중 소정의 명령어를 예정할 수 있는 명령어 제어 유니트가 제공된다. 기능 유니트와 레지스터 파일사이의 복수의 데이터 경로는 각각의 명령어의 실행에 필요할 때 기능 유니트에 의한 레지스터 파일에의 복수의 독자적인 억세스를 허용한다.
레지스터 파일은 임시 데이터 레지스터의 추가 셋트를 포함한다. 이들 임시 데이터 레지스터는 조건부 분기 명령어 또는 완료를 위해 추가의 기능 유니트 처리 사이클을 요하는 소정의 명령어의 완전한 실행에 앞서 명령어의 비순서적 실행에 의해 기능 유니트에 의해 처리되는 데이터를 수신하기 위해 명령어 실행 제어 유니트에 의해 이용된다. 임시 데이터 레지스터에 저장된 데이터는 모든 이전의 명령어가 실행 완료된 지점에서 명령어 스트림의 실제 상태에 따라 선택적으로 홀드 또는 클리어 되거나, 또는 레지스터 파일로 회수된다.
버퍼, 마이크로프로세서, 레지스터, 펫치, 명령어, 동시실행, 데이터 경로
摘要翻译：高性能RISC基于微处理器核心架构允许经由指令从存储器获得的指令同时执行预取具有多个预取路径考虑主程序指令流，目标条件分支指令流和处理的指令流单元。

69. 发明公开

KR1020060015783A 고성능 알아이에스씨 마이크로프로세서 구조 失效
公开(公告)号：KR1020060015783A
公开(公告)日：2006-02-20
申请号：KR1020067001063
申请日：1992-07-07
申请人： 세이코 엡슨 가부시키가이샤
发明人： 엥구엔레트롱 , 렌쯔데렉제이. , 미야야마요시유끼 , 가르그산지브 , 하기와라야스아끼 , 왕요하네스 , 라우테이-라이 , 트랑쿠앙에이취.
IPC分类号： G06F9/38
CPC分类号： G06F9/3822 , G06F9/30061 , G06F9/30072 , G06F9/30112 , G06F9/30116 , G06F9/30123 , G06F9/3013 , G06F9/30134 , G06F9/30167 , G06F9/327 , G06F9/3802 , G06F9/3804 , G06F9/3806 , G06F9/3826 , G06F9/3834 , G06F9/3836 , G06F9/3838 , G06F9/384 , G06F9/3851 , G06F9/3855 , G06F9/3857 , G06F9/3863 , G06F9/3865 , G06F9/3885
摘要： The high-performance, RISC core based microprocessor architecture permits concurrent execution of instructions obtained from memory through an instruction prefetch unit having multiple prefetch paths allowing for the main program instruction stream, a target conditional branch instruction stream and a procedural instruction stream. The target conditional branch prefetch path allows both possible instruction streams for a conditional branch instruction to be prefetched. The procedural instruction prefetch path allows a supplementary instruction stream to be accessed without clearing the main or target prefetch buffers. Each instruction set includes a plurality of fixed length instructions. An instruction FIFO is provided for buffering instruction sets in a plurality of instruction set buffers including a first buffer and a second buffer. An instruction execution unit including a register file and a plurality of functional units is provided with an instruction control unit capable of examining the instruction sets within the first and second buffers and scheduling any of the instructions for execution by available functional units. Multiple data paths between the functional units and the register file allow multiple independent accesses to the register file by the functional units as necessary for the execution of the respective instructions.

70. 发明授权

KR100512655B1 레지스터 이동 연산 有权
标题翻译：注册移动操作
公开(公告)号：KR100512655B1
公开(公告)日：2005-09-07
申请号：KR1020037004681
申请日：2001-10-05
申请人： 인텔 코포레이션 , 아나로그 디바이시즈 인코포레이티드
发明人： 로스찰스피 , 싱라비피 , 오버캄프그레고리에이 , 이노우에료
IPC分类号： G06F9/315
CPC分类号： G06F9/30032 , G06F9/3013
摘要： 본 발명의 실시예에서, 프로그램 가능한 프로세서는 단일 기계 명령어에 응답하여 포인터 레지스터와 데이터 레지스터 사이에서 데이터를 조건적으로 이동시키도록 구성된다. 프로세서는 복수의 스테이지를 구비한다. 기계 명령어에 응답하여, 제어 유닛은 레지스터간에 데이터를 이동시키기 위해서 파이프라인에 지시하여 파이프라인을 가로질러 데이터를 전달하게 한다.

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