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61. 发明公开

KR1020150057709A 움직임 벡터를 이용한 부호화 장치 및 방법 审中-实审
标题翻译：用于编码运动矢量的装置和元素
公开(公告)号：KR1020150057709A
公开(公告)日：2015-05-28
申请号：KR1020130141414
申请日：2013-11-20
申请人： 한국전자통신연구원
发明人： 박성모 , 이석호 , 변경진 , 엄낙웅
IPC分类号： H04N19/43 , H04N19/50
CPC分类号： H04N19/43 , H04N19/513
摘要： 본발명의일 실시예에따른부호화장치는현재영역을저장하는현재영역메모리, 탐색영역을저장하는탐색영역메모리; 현재영역중 내부영역에대해미리지정된복수의코딩유닛에따른제1 움직임벡터를추정하는내부영역처리부, 현재영역중 엣지영역에대해코딩유닛중 어느하나에따른제2 움직임벡터를추정하는엣지영역처리부및 제1 움직임벡터및 제2 움직임벡터를이용하여현재영역을부호화하는부호화부를포함한다.
摘要翻译：根据本发明的编码装置包括：存储当前区域的当前区域存储器; 存储探索区的探索区记忆; 内部区域处理单元，其根据对于当前区域内的内部区域预先指定的多个编码单位来估计第一移动向量; 边缘区域处理单元，其根据关于当前区域中的边缘区域的编码单位之一来估计第二移动向量; 以及编码单元，其通过使用第一移动向量和第二移动向量对当前区域进行编码。

62. 发明公开

KR1020110068082A 비대칭형 가변 움직임 탐색범위를 통한 움직임 예측 방법 无效
标题翻译：通过不对称可变运动搜索范围的运动预测方法
公开(公告)号：KR1020110068082A
公开(公告)日：2011-06-22
申请号：KR1020090124917
申请日：2009-12-15
申请人： 한국전자통신연구원
发明人： 이석호 , 박성모 , 조한규 , 조승현 , 김익균 , 엄낙웅
IPC分类号： H04N19/57 , H04N19/103
CPC分类号： H04N19/57 , H04N19/105 , H04N19/139 , H04N19/176
摘要： PURPOSE: A motion estimation method through an asynchronous variable motion estimating range is provided to expand a search range to an MVP(Motion Vector Predictor) direction during the use of an asynchronous search range. CONSTITUTION: A search range is set up as an asynchronous type according to moving a search range into a motion vector predictor direction(S100). A macro block mode and a sub mode are set up in the search range(S200). The motion vector is predicted by the center value of sub macro blocks in a set mode(S300).
摘要翻译：目的：提供通过异步可变运动估计范围的运动估计方法，以在使用异步搜索范围期间将搜索范围扩展到MVP（运动矢量预测器）方向。构成：根据将搜索范围移动到运动矢量预测器方向，搜索范围被设置为异步类型（S100）。在搜索范围内设置宏块模式和子模式（S200）。运动矢量由设定模式下的子宏块的中心值预测（S300）。

63. 发明公开

KR1020100067586A ＳＡＥ 계산 장치 및 그를 포함하는 Ｈ．２６４ 코딩 장치 有权
标题翻译： H.264编码设备
公开(公告)号：KR1020100067586A
公开(公告)日：2010-06-21
申请号：KR1020090031779
申请日：2009-04-13
申请人： 한국전자통신연구원
发明人： 신경선 , 이석호 , 김익균 , 이후성 , 박성모 , 엄낙웅
IPC分类号： H04N19/43 , H04N19/51
CPC分类号： H04N19/43 , H04N19/124 , H04N19/176
摘要： PURPOSE: An SAE computing device and H.264 coding apparatus including the same are provided to advance power on of the reverse conversion and inverse quantization by calculating quantized DC element required for IQIT and the dequantized DC element. CONSTITUTION: A plurality of subtractions(411) calculates the differences of the estimate signals and input signals. A plural absolute value calculator(412) calculates the absolute values about the calculated differences. A plural operation mode selector(413) selects the output signals of subtraction parts. If the SAE calculation mode operates, the operation mode options select the output signals of absolute value calculation parts.
摘要翻译：目的：提供包括该SAE计算装置和H.264编码装置的SAE计算装置和H.264编码装置，以通过计算IQIT和逆量化DC元件所需的量化DC元件来提前进行反向转换和逆量化。构成：多个减法（411）计算估计信号和输入信号的差。多值绝对值计算器（412）计算关于所计算的差的绝对值。多个操作模式选择器（413）选择减法部分的输出信号。如果SAE计算模式运行，则运行模式选项将选择绝对值计算部分的输出信号。

64. 发明授权

KR100950042B1 가변 시간 슬롯을 가지는 파이프라인 기법을 이용한 영상 부호화 장치 및 방법 失效
标题翻译：使用具有可变时隙的流水线方法进行视频编码的装置和方法
公开(公告)号：KR100950042B1
公开(公告)日：2010-03-29
申请号：KR1020080089241
申请日：2008-09-10
申请人： 한국전자통신연구원
发明人： 이석호 , 신경선 , 한진호 , 박성모 , 엄낙웅
IPC分类号： H04N19/436
摘要： 본 발명은 가변 시간 슬롯을 가지는 파이프라인 기법을 이용한 영상 부호화 장치 및 방법에 관한 것으로서, 특히 파이프라인 구조로 H.264 영상 부호화 과정을 수행함에 있어서 시간 슬롯의 길이를 가변적으로 조절함으로써 영상 부호화의 수행시간을 단축시킬 수 있는 영상 부호화 장치 및 방법에 관한 것이다. 본 발명에 따른 영상 부호화 장치는 입력된 디지털 영상 신호를 구성하는 매크로 블록에 대하여 H.264 표준에 따른 영상 부호화 단계들을 파이프라인 구조로 수행하는 복수의 기능 블록들; 및 상기 복수의 기능 블록들로부터 수신한 종료 신호에 기반하여 상기 파이프라인 구조를 구성하는 시간 슬롯의 길이를 제어하는 제어부로 구성된다. 본 발명은 각각의 기능 블록에서 발생되는 종료 신호를 이용하여 영상 부호화 단계의 수행 시간에 따라 시간 슬롯의 길이를 조절함으로써, 고정된 길이의 시간 슬롯을 사용함으로써 발생하는 수행 시간의 지연 및 불필요한 전력 소비를 방지할 수 있다.
H.264, 파이프라인, 가변 시간 슬롯

65. 发明授权

KR100914919B1 영상 부호화기용 비디오 입력 장치 有权
标题翻译：用于图像编码器的视频输入设备
公开(公告)号：KR100914919B1
公开(公告)日：2009-08-31
申请号：KR1020070126488
申请日：2007-12-07
申请人： 한국전자통신연구원
发明人： 신경선 , 이석호 , 한진호 , 김상필 , 김익균 , 박성모 , 엄낙웅
IPC分类号： H04N7/24 , H04N5/225
摘要： 본 발명은 H.264/AVC 표준형 영상 부호화기(Encoder)에 사용되는 영상을 입력하기 위한 비디오 입력 장치에 관한 것이다.
본 발명에 따른 비디오 입력 장치는 자연 영상 입력을 위한 카메라 모드와 소정 파일 형태의 영상 데이터 입력을 위한 파일 모드를 동시에 지원함으로써, 디지털 비디오 저장기(DVR) 및 실시간 이동 단말기 애플리케이션 등에서는 실시간 자연 영상 입력을 위한 카메라 모드를 지원하고, 영상 컨텐츠의 부호화를 필요로 하는 멀티미디어 방송 애플리케이션 등에서는 소정 파일 형태의 영상 입력을 가능하게 한다.
특히, 본 발명에 따른 비디오 입력 장치는 상기 파일 모드 지원에 의해 추가적인 테스트용 인터페이스 장치 없이도 영상 데이터 부호화기 IP 개발(RTL 시뮬레이션 또는 FPGA 레벨 기능 검증) 단계에서 필요한 소정 형태의 영상 입력을 가능하게 하므로, 부가 장치를 필요로 하지 않으며, 또한 검증 시간도 단축시킬 수 있다.

66. 发明授权

KR100864834B1 메모리 재할당을 이용한 다중 프로세서 간의 데이터 전송장치 및 방법 有权
标题翻译：使用存储器重新处理器之间的数据传输的装置和方法
公开(公告)号：KR100864834B1
公开(公告)日：2008-10-23
申请号：KR1020070042189
申请日：2007-04-30
申请人： 한국전자통신연구원
发明人： 권영수 , 김혁 , 백영석 , 이석호 , 구본태 , 엄낙웅
IPC分类号： G06F13/14 , G06F13/16 , G06F13/38
CPC分类号： G06F12/1072
摘要： A device and a method for transferring data between two processors by remapping a memory are provided to transfer mass multimedia data between two processor elements at high speed when both processor elements respectively perform an independent task in a stream processor. A first local switch(150a) connects a virtual page(141a) of a first processor element(100a) to a shared memory page(181-184) of a physical memory(180) shared between the first and second processor elements. A second local switch(150b) connects the virtual page(141b) of the second processor element(100b) to the shared memory page. A shared page switch(170) connects the shared memory page to the first or second processor element. A switch manager(190) remaps the shared memory page storing task data performed by the first processor element to the virtual page for the second processor element, and remaps the idle shared memory page to the virtual page for the first processor element by controlling the first/second local switches and the shared page switch when the first/second processor elements completes the performed task. The switch manager includes a task synchronizer(191) synchronizing both processor elements by checking whether the tasks performed by both processor elements are completed, and a switch controller(192). A processor core(110a) is a DSP(Digital Signal Processor) which processes a digital signal.
摘要翻译：提供了一种用于通过重新映射存储器在两个处理器之间传送数据的装置和方法，用于当两个处理器元件分别在流处理器中执行独立任务时以高速传输两个处理器元件之间的大众多媒体数据。第一本地交换机（150a）将第一处理器元件（100a）的虚拟页面（141a）连接到在第一和第二处理器元件之间共享的物理存储器（180）的共享存储器页面（181-184）。第二本地交换机（150b）将第二处理器元件（100b）的虚拟页面（141b）连接到共享存储器页面。共享页面交换机（170）将共享存储器页面连接到第一或第二处理器元件。交换机管理器（190）将由第一处理器元件执行的任务数据的共享存储器页面重新映射到第二处理器元件的虚拟页面，并且通过控制第一处理器元件将空闲共享存储器页面重新映射到虚拟页面 /第二本地交换机和第一/第二处理器元件完成所执行的任务时的共享页面切换。切换管理器包括通过检查由两个处理器元件执行的任务是否完成来同步两个处理器元件的任务同步器（191）和开关控制器（192）。处理器核（110a）是处理数字信号的DSP（数字信号处理器）。

67. 发明公开

KR1020070024987A ＩＭＤＣＴ 코프로세서 및 이를 포함한 오디오 복호기 失效
标题翻译：反向改造的离散COSO变换协处理器和具有相同功能的音频解码器
公开(公告)号：KR1020070024987A
公开(公告)日：2007-03-08
申请号：KR1020050080682
申请日：2005-08-31
申请人： 한국전자통신연구원
发明人： 이석호 , 엄낙웅 , 정희범
IPC分类号： G10L19/02
CPC分类号： G06F17/147 , G10L19/16
摘要： An IMDCT co-processor and an audio decoder having the same are provided to reduce an MIPS(Million Instruction Per Second) value, and a decoding time of a digital processor for audio decoding by reducing the whole operation amount of a digital signal processor for the audio decoding, thereby realizing an MPEG-4(Moving Picture Experts Group-4) audio decoder suitable for real time mobile multimedia environment. An IMDCT(Inverse Modified Discrete Cosine Transform) co-processor comprises the followings: an input buffer(410); an I/Q(In-phase/Quadrature-phase) separator(420); the first operation unit(430) for performing complex-multiplication operation on data, divided by the I/Q separator(420), and a specific twiddle factor; an IFFT(Inverse Fast Fourier Transform) unit(440) which performs inverse fast fourier transform on the operation result value from the first operation unit(430) and outputs the result value; the second operation unit(450) for performing complex-multiplication operation on the result value, outputted from the IFFT unit(440), and a specific twiddle factor; a deinterleaver(460) which receives the operation result value from the second operation unit(450) to arrange the data and inverse-maps a positive value(+) and a negative value(-) of a certain portion to each other to output a final IMDCT time sample value; and a control register(470) which selects an inputted inverse-quantized frequency spectrum sample value according to a specific window sequence value to determine the final IMDCT time sample value.
摘要翻译：提供具有该IMDCT协处理器和具有该IMDCT协处理器和音频解码器的音频解码器，以减少用于音频解码的数字处理器的MIPS（每秒百万指令）值的解码时间，通过减少数字信号处理器的整个操作量音频解码，从而实现适用于实时移动多媒体环境的MPEG-4（运动图像专家组-4）音频解码器。协处理器的IMDCT（逆修正离散余弦变换）包括：输入缓冲器（410）; I / Q（同相/正交相）分离器（420）; 用于对通过I / Q分离器（420）分割的数据执行复乘乘法操作的第一操作单元（430）和特定旋转因子; 对来自第一操作单元（430）的操作结果值进行快速傅立叶变换的IFFT（逆快速傅立叶变换）单元，输出结果值; 用于对从IFFT单元（440）输出的结果值执行复乘乘法的第二操作单元（450）和特定旋转因子; 接收来自第二操作单元（450）的操作结果值以排列数据并将某一部分的正值（+）和负值（ - ）反映给彼此的解交织器（460），以输出最终IMDCT时间样本值; 以及控制寄存器（470），其根据特定窗口序列值选择输入的反量化频谱采样值，以确定最终的IMDCT时间采样值。

68. 发明授权

KR100582033B1 디지털 신호처리 프로세서와 메모리간의 데이터 운용 장치및 운용 방법 失效
标题翻译：数字信号处理装置和处理器与存储器之间操作数据的方法
公开(公告)号：KR100582033B1
公开(公告)日：2006-05-22
申请号：KR1020040105694
申请日：2004-12-14
申请人： 한국전자통신연구원
发明人： 이석호 , 엄낙웅
IPC分类号： G06F13/38
摘要： 본 발명은 디지털 신호처리 프로세서와 메모리간의 데이터 운용 장치 및 이의 운용 방법에 관한 것으로, 메모리로부터의 단위 프레임의 데이터를 96 비트의 크기로 변환하는 3 워드 버퍼와, 3 워드 버퍼로부터 변환된 상기 단위 프레임의 데이터를 12 바이트 단위의 데이터로 저장하는 순환 버퍼와, 3 워드 버퍼로부터 변환된 단위 프레임의 데이터 중 12 바이트 단위의 데이터가 되지 않는 잔여 바이트를 저장하는 잔여 버퍼와, 잔여 바이트의 수에 따라 순환 버퍼의 순환 시프트 수를 제어하는 스테이트 머신과, 순환 버퍼로부터의 단위 프레임의 데이터를 디코딩하는 디지털 신호처리 프로세서를 포함하며, 잔여 바이트의 수에 따라 순환 시프트된 상기 순환 버퍼의 헤더에 잔여 바이트를 추가하여 상기 디지털 신호처리 프로세서로 전송되는 디지털 신호처리 프로세서와 메모리간의 데이터 운용장치를 제공한다.
MPEG-4 BSAC, 오디오, 디코더
摘要翻译：本发明是一种数字信号处理处理器和涉及一种数据处理装置和用于所述存储器之间的操作方法，以及用于从存储器中一个单元帧数据转换成尺寸为96个比特的第三字缓冲器，并从所述字缓冲器转换的单位帧的3 剩余的缓冲器用于存储从3字缓冲器转换的单元帧数据中的剩余字节，其余字节不是以12字节为单位的数据; 和用于控制所述缓冲器的循环移位的状态机，包括一个数字信号处理器，用于从所述循环缓冲区中以帧为单位的数据进行解码，添加剩余的字节循环缓冲器的报头，这取决于剩余的字节数的循环移位，还有一个数字信号处理器它提供了李处理器和存储器之间的数据管理装置。

69. 发明公开

KR1020040036011A 디지털 오디오 방송 수신기의 ＯＦＤＭ 심벌 오류 교정방법 및 시스템 失效
标题翻译：数字音频广播接收机及其系统的OFDM符号错误校正方法
公开(公告)号：KR1020040036011A
公开(公告)日：2004-04-30
申请号：KR1020020064758
申请日：2002-10-23
申请人： 한국전자통신연구원
发明人： 이석호 , 엄낙웅
IPC分类号： H04H40/72 , H04H40/18
摘要： PURPOSE: An OFDM(Orthogonal Frequency Division Multiplex) symbol error correcting method of a digital audio broadcast receiver and a system thereof are provided to reduce bit-error probability by correcting a phase which is abnormally transited due to noise. CONSTITUTION: A transmission stage(100) transmits digital audio broadcast signal. A channel(200) transfers the digital audio broadcast signal. A receiving stage(300) receives the digital audio broadcast signal. An output signal of a transmission convolutional decoder(110) of the sending stage(100) is transmitted to the channel(200) through an interleaver(120), a QPSK(Quadrature Phase Shift Keying) symbol mapper(130), a differential encoder(140) and an IDFT(Inverse Discrete Fourier Transform) unit(150). A DFT(Discrete Fourier Transform) unit(310) performs DFT on the signal transmitted through the channel(200) and transmits it to a differential decoder(320). The differential decoder(320) decodes the discrete-Fourier-transformed signal to limited bits and transmits it to a symbol phase prediction transistor(330). The symbol phase prediction transistor(330) predicts a phase of a currently transmitted OFDM symbol on the basis of a symbol of a previously transmitted signal. If the OFDM symbol has been distorted, the symbol phase prediction transistor(330) transits the distorted signal to an estimate region of a predictable phase and transmits it to a QPSK symbol demapper(340). The QPSK symbol demapper(340) combines separately transmitted I and Q symbols and transmits it to a reception convolutional decoder(360) through a deinterleaver(350).
摘要翻译：目的：提供数字音频广播接收机及其系统的OFDM（正交频分复用）符号误差校正方法，以通过校正由于噪声异常转换的相位来减少误码概率。构成：发送级（100）发送数字音频广播信号。信道（200）传送数字音频广播信号。接收级（300）接收数字音频广播信号。发送级（100）的传输卷积解码器（110）的输出信号通过交织器（120），QPSK（正交相移键控）符号映射器（130），差分编码器（140）和IDFT（逆离散傅立叶变换）单元（150）。 DFT（离散傅立叶变换）单元（310）对通过信道（200）发送的信号执行DFT，并将其发送到差分解码器（320）。差分解码器（320）将离散傅里叶变换的信号解码为有限位，并将其发送到码元相位预测晶体管（330）。符号相位预测晶体管（330）基于先前发送的信号的符号预测当前发送的OFDM符号的相位。如果OFDM符号已经失真，则符号相位预测晶体管（330）将失真信号转换到可预测相位的估计区域，并将其发送到QPSK符号解映射器（340）。 QPSK符号解映射器（340）组合分离发送的I和Q符号，并通过解交织器（350）将其发送到接收卷积解码器（360）。

70. 发明授权

KR100322473B1 4 채널용 멀티 비트 입력 에프아이알 필터를 이용한직각위상천이키잉 변조장치 및 방법 有权
标题翻译： 4 QPSK调制器和使用FIR滤波器的多个输入位和4个通道的调制方法
公开(公告)号：KR100322473B1
公开(公告)日：2002-02-07
申请号：KR1019990051589
申请日：1999-11-19
申请人： 한국전자통신연구원
发明人： 임인기 , 이석호 , 김경수 , 조한진
IPC分类号： H04L27/20
CPC分类号： H04L27/2071
摘要： 본발명은단일필터구조에서 4개의 1 비트입력 1:4 인터폴레이션 FIR 필터연산을동시에처리하는 FIR 필터 2개를사용하여 4 채널용멀티비트입력에프아이알필터를구현한 QPSK 변조장치에관한것이다. 이러한 4 채널용멀티비트입력에프아이알필터를이용한직각위상천이키잉변조장치는, 4 채널로부터각각입력되는 1 비트데이터들을분기하여의사잡음확산시켜서 8개의 1비트데이터를생성하는의사잡음확산수단과, 상기 8개의 1비트데이터를입력받아펄스성형을위한필터링을수행하는 FIR 필터링수단과, 상기 FIR 필터링수단에서필터링된출력들에각 채널별이득을곱하여 n비트의데이터를출력하는승산수단과, 상기승산수단에서출력되는 n비트데이터를직교위상천이키잉변조하여 I채널신호와 Q채널신호를출력하는가산수단을포함한것을특징으로한다.

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