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61. 发明授权

KR100724335B1 정전기 보호 회로용 실리콘 정류 제어기 및 그 구조체 有权
标题翻译：硅整流控制器和静电保护电路结构
公开(公告)号：KR100724335B1
公开(公告)日：2007-06-04
申请号：KR1020050073053
申请日：2005-08-10
申请人： 삼성전자주식회사
发明人： 송기환 , 이영택
IPC分类号： H01L27/04
CPC分类号： H01L27/0262
摘要： 정전기 보호 회로용 실리콘 정류 제어기 및 그 구조체가 게시된다. 본 발명의 SCR 및 그 구조체는 분리소자를 포함한다. 분리소자에 의하여, 제1 캐소드에 접속되는 메인 접지 전압선 및 제2 캐소드에 접속되는 주변 접지 전압선이 서로 분리된다. 따라서, 본 발명의 SCR 및 그 구조체에 의하면, 집적회로의 동작시에 상기 주변 접지 전압선에 노이즈가 발생하는 경우에도, 상기 메인 접지 전압선은 안정된 전압 레벨을 유지할 수 있다.
ESD, 보호, 구조체, 저항, 분리, 접지전압선, 반도체
摘要翻译：公开了一种用于静电保护电路的硅整流器控制器及其结构。本发明的SCR及其结构包括分离元件。通过分离元件，连接到第一阴极的主地电压线和连接到第二阴极的外围地电压线彼此分离。因此，根据SCR和本发明的结构，即使在所述集成电路的操作的时间周地电压线上发生的噪声，主接地电压线可以保持稳定的电压电平。

62. 发明公开

KR1020070018398A 정전기 보호 회로용 실리콘 정류 제어기 및 그 구조체 有权
标题翻译：用于静电放电保护电路的硅控制整流器及其结构
公开(公告)号：KR1020070018398A
公开(公告)日：2007-02-14
申请号：KR1020050073053
申请日：2005-08-10
申请人： 삼성전자주식회사
发明人： 송기환 , 이영택
IPC分类号： H01L27/04
CPC分类号： H01L27/0262
摘要： 정전기 보호 회로용 실리콘 정류 제어기 및 그 구조체가 게시된다. 본 발명의 SCR 및 그 구조체는 분리소자를 포함한다. 분리소자에 의하여, 제1 캐소드에 접속되는 메인 접지 전압선 및 제2 캐소드에 접속되는 주변 접지 전압선이 서로 분리된다. 따라서, 본 발명의 SCR 및 그 구조체에 의하면, 집적회로의 동작시에 상기 주변 접지 전압선에 노이즈가 발생하는 경우에도, 상기 메인 접지 전압선은 안정된 전압 레벨을 유지할 수 있다.
ESD, 보호, 구조체, 저항, 분리, 접지전압선, 반도체

63. 发明授权

KR100640562B1 램버스 디램에서 디지털 위상 검출기 失效
标题翻译： RAMBUS DRAM中的数字相位检测器
公开(公告)号：KR100640562B1
公开(公告)日：2006-10-31
申请号：KR1019990049722
申请日：1999-11-10
申请人： 삼성전자주식회사
发明人： 강미선 , 송기환
IPC分类号： H03D13/00
摘要： 램버스 디램에서 디지털 위상 검출기가 공개된다. 제1 및 제2입력 신호를 입력하고, 입력된 제1 및 제2입력 신호의 위상차를 디지털 적으로 검출하는 램버스 디램에서 본 발명에 따른 디지털 위상 검출기는 주 클럭신호에 응답하여 제1 및 제2입력 신호의 위상차를 비교하고, 비교 결과에 상응하여 업신호 및 다운신호를 발생하는 위상 비교기 및 주 클럭신호에 응답하여 업신호 및 다운신호를 각각 카운트하고, 각 카운트된 결과를 비교한 비교신호를 제1 및 제2입력 신호의 위상차 검출 결과로서 출력하는 업/다운 신호 카운터를 구비하는 것을 특징으로 하고, 업/다운 신호 카운터를 이용하여 업신호 및 다운신호를 카운팅하고, 카운팅된 결과를 비교하므로 정확한 비교신호를 발생할 수 있다. 또한, 아날로그 신호로 변환되는 과정 없이 디지털적으로 신호처리가 이루어지므로, 오프셋 발생을 줄일 수 있으며, 종래와 같이 적분회로를 사용하지 않으므로, 디지털 위상 검출회로가 보다 간단히 구현될 수 있으며 동작 방법이 간단해질 수 있는 효과가 있다.

64. 发明授权

KR100435807B1 정전방전 보호 회로용 반도체 제어 정류기 失效
标题翻译： 정전방전보호회로용반도체제어정류기
公开(公告)号：KR100435807B1
公开(公告)日：2004-06-10
申请号：KR1020010067178
申请日：2001-10-30
申请人： 삼성전자주식회사
发明人： 이동진 , 송기환
IPC分类号： H01L27/04
CPC分类号： H01L27/0262
摘要： An electrostatic discharge (ESD) protection circuit includes an MOS transistor acting as a trigger for the circuit. A drain region of the MOS transistor is formed by an N-type heavily doped impurity region which overlaps an N-type well region. Further, a P-type heavily doped impurity region is formed in the N-type well region. The N-type and P-type heavily doped impurity regions are electrically connected to an input/output pad. The ESD protection circuit exhibits a reduced input capacitance at the pad, and a reduced breakdown voltage of the MOS transistor.
摘要翻译：静电放电（ESD）保护电路包括用作电路的触发器的MOS晶体管。 MOS晶体管的漏极区域由与N型阱区域重叠的N型重掺杂区域形成。此外，在N型阱区中形成P型重掺杂区。 N型和P型重掺杂杂质区电连接到输入/输出焊盘。 ESD保护电路在焊盘处表现出降低的输入电容，并降低了MOS晶体管的击穿电压。

65. 发明公开

KR1020030008988A 낮은 트리거 전압에서 동작 가능한 반도체-제어 정류기구조의 정전 방전 보호 회로 失效
标题翻译：具有低触发电压下操作的半导体控制整流器结构的静电放电保护电路
公开(公告)号：KR1020030008988A
公开(公告)日：2003-01-29
申请号：KR1020010044052
申请日：2001-07-21
申请人： 삼성전자주식회사
发明人： 송기환
IPC分类号： H01L27/04
CPC分类号： H01L27/0262 , Y10T307/74
摘要： PURPOSE: An electrostatic discharge protection circuit having a structure of a semiconductor-controlled rectifier operated under a lower trigger voltage is provided to perform a protective function for an electrostatic discharge function by using the semiconductor-controlled rectifier. CONSTITUTION: The second conductive type well region(102) is formed on the first conductive type semiconductor substrate(101). The first to the third doped regions(103,104,105) are formed on the well region(102). The first doped region(102) is located between the second and the third doped regions(104,105). The first and the second doped regions(103,104) are electrically connected with a pad(106). The fourth doped region(107) is formed on the semiconductor substrate(101). The fifth doped region(108) is formed on the semiconductor substrate(101). The fourth and the fifth doped regions(107,108) are electrically connected with a ground voltage terminal(109). A switch circuit(110) is connected between the third doped region(105) and the ground voltage terminal(109). A plurality of NMOS transistors(M1 to Mi) are connected between the third doped region(105) and the ground voltage terminal(109).
摘要翻译：目的：提供具有在较低触发电压下操作的半导体可控整流器的结构的静电放电保护电路，以通过使用半导体可控整流器来执行静电放电功能的保护功能。构成：第二导电型阱区（102）形成在第一导电型半导体基板（101）上。第一至第三掺杂区域（103,104,105）形成在阱区域（102）上。第一掺杂区域（102）位于第二和第三掺杂区域（104,105）之间。第一和第二掺杂区域（103,104）与焊盘（106）电连接。第四掺杂区域（107）形成在半导体衬底（101）上。第五掺杂区域（108）形成在半导体衬底（101）上。第四和第五掺杂区域（107,108）与接地电压端子（109）电连接。开关电路（110）连接在第三掺杂区域（105）和接地电压端子（109）之间。多个NMOS晶体管（M1至Mi）连接在第三掺杂区域（105）和接地电压端子（109）之间。

66. 发明公开

KR1020020091657A 온도와 공정에 따라 리프레시 사이클이 조절되는 반도체메모리 장치 및 방법 失效
标题翻译：半导体存储器件，可以根据温度和工艺控制刷新周期及其方法
公开(公告)号：KR1020020091657A
公开(公告)日：2002-12-06
申请号：KR1020010030522
申请日：2001-05-31
申请人： 삼성전자주식회사
发明人： 송기환 , 송호성
IPC分类号： G11C11/401
CPC分类号： G11C7/04 , G11C7/22 , G11C7/222
摘要： PURPOSE: A semiconductor memory device whose refresh cycle can be controlled according to temperature and process and method thereof are provided which can control its refresh cycle stably as to the variation of a temperature and a process. CONSTITUTION: A temperature sensor part(110) comprises a number of fuses, and cuts the fuses by receiving a sensor coding signal(TEMPCODES), and generates an operation temperature signal(TEMPS) indicating an actual operation temperature of the semiconductor memory device(100) in response to a temperature sensor output control signal(TEMPSELECT_TEST). A clock period control part(120) comprises a number of fuses, and cuts the fuses by receiving a periodic coding signal, and generates a period control signal in response to the operation temperature signal. And a clock generation part(130) generates a refresh clock whose period is controlled according to the operation temperature of the semiconductor memory device by receiving the period control signal.
摘要翻译：目的：提供一种半导体存储器件，其刷新周期可根据温度及其工艺及方法进行控制，可以根据温度和工艺的变化稳定地控制其刷新周期。构成：温度传感器部分（110）包括多个保险丝，并通过接收传感器编码信号（TEMPCODES）切断保险丝，并产生指示半导体存储器件（100）的实际操作温度的操作温度信号（TEMPS））响应于温度传感器输出控制信号（TEMPSELECT_TEST）。时钟周期控制部分（120）包括多个保险丝，并且通过接收周期性编码信号来切断保险丝，并响应于操作温度信号产生周期控制信号。并且，时钟生成部（130）通过接收周期控制信号来生成根据半导体存储器件的工作温度来控制周期的刷新时钟。

67. 发明公开

KR1020020066839A 반도체 메모리장치의 입출력 회로 및 전류제어 회로 失效
标题翻译：半导体存储器件的输入/输出电路和电流控制电路
公开(公告)号：KR1020020066839A
公开(公告)日：2002-08-21
申请号：KR1020010007271
申请日：2001-02-14
申请人： 삼성전자주식회사
发明人： 송기환 , 강대운
IPC分类号： G11C7/10
CPC分类号： G11C29/12
摘要： PURPOSE: An input/output circuit and a current control circuit of a semiconductor memory device are provided to prevent leakage of current in a test mode such as a burn-in test by forming the input/output circuit and the current control circuit insensitive to a change of a fabrication process, a variation of a voltage level of an input/output pin, and a variation of temperature. CONSTITUTION: The first and the second transfer portions(33,34) are formed by CMOS transfer gates. The first transfer portion(33) transfers low voltage(VOL) of the first input/output pin(31) in response to a current control enable signal(CCE). The second transfer portion(34) transfers high voltage(VOH) of the second input/output pin(32) in response to the current control enable signal(CCE). A voltage distributor(35) generates a mean value of the low voltage(VOL) and the high voltage(VOH). A comparator(36) compares the mean value(Vcmp) with reference voltage(Vref). A current control counter(37) generates control bits(ICTR0-ICTR5) in response to an output of the comparator(36). Resistances(R33,R34) of the first and the second transfer portions(33,34) are used for preventing leakage of current.
摘要翻译：目的：提供半导体存储器件的输入/输出电路和电流控制电路，以防止在诸如老化测试之类的测试模式中的电流泄漏，通过形成不敏感的输入/输出电路和电流控制电路制造过程的变化，输入/输出引脚的电压电平的变化以及温度的变化。构成：第一和第二传送部分（33,34）由CMOS传输门形成。第一传送部分（33）响应于电流控制使能信号（CCE）传送第一输入/输出引脚（31）的低电压（VOL）。第二传送部分（34）响应于电流控制使能信号（CCE）传送第二输入/输出引脚（32）的高电压（VOH）。电压分配器（35）产生低电压（VOL）和高电压（VOH）的平均值。比较器（36）将平均值（Vcmp）与参考电压（Vref）进行比较。电流控制计数器（37）响应于比较器（36）的输出产生控制位（ICTR0-ICTR5）。第一和第二转印部分（33,34）的电阻（R33，R34）用于防止电流泄漏。

68. 发明公开

KR1020000074478A 전압 레귤레이터를 위한 차아지 보상기 失效
标题翻译：电压调节器的充电补偿器
公开(公告)号：KR1020000074478A
公开(公告)日：2000-12-15
申请号：KR1019990018451
申请日：1999-05-21
申请人： 삼성전자주식회사
发明人： 송기환
IPC分类号： G05F1/10
CPC分类号： G05F3/242
摘要： PURPOSE: A charge compensator is provided to compensate a charge amount consumed at an output terminal of a voltage regulator with regard to process, voltage and temperature variations. CONSTITUTION: A charge compensator comprises a transition region detector(42) which generates TR and TF signals indicating a transition state of a load connected to an output terminal of a voltage regulator(30). A plurality of pass transistors(44-44n) are connected in parallel between a power supply voltage(Vdd) and the voltage regulator(30), and have different current driving capacities, respectively. A process, voltage and temperature(PVT) detector(46) generates a plurality of state signals(PVT0-PVTn), whose combination indicates an individual PVT condition. A decoder(48) generates plural select signals(SET1-SETn) for selecting one of the pass transistors according to the state signals(PVT0-PVTn) and a detection result of the transition region detector(42).
摘要翻译：目的：提供电荷补偿器来补偿电压调节器的输出端子在过程，电压和温度变化方面消耗的电荷量。构成：电荷补偿器包括过渡区域检测器（42），其产生指示连接到电压调节器（30）的输出端子的负载的过渡状态的TR和TF信号。多个通过晶体管（44-44n）并联连接在电源电压（Vdd）和电压调节器（30）之间，分别具有不同的电流驱动能力。过程，电压和温度（PVT）检测器（46）产生多个状态信号（PVT0-PVTn），其组合指示各个PVT条件。解码器（48）根据状态信号（PVT0-PVTn）和过渡区域检测器（42）的检测结果产生用于选择一个通过晶体管的多个选择信号（SET1-SETn）。

69. 发明公开

KR1019990075053A 래치형 신호입력장치 无效
标题翻译：锁存式信号输入装置
公开(公告)号：KR1019990075053A
公开(公告)日：1999-10-05
申请号：KR1019980009036
申请日：1998-03-17
申请人： 삼성전자주식회사
发明人： 송기환
IPC分类号： H03K19/00
摘要： 반도체 장치에 사용되는 래치형 신호입력 회로가 공개된다.
레벨 변환기는 작은 스윙 폭을 가지는 TTL 레벨의 입력 데이터를 받아들이고, 상기 입력 데이터를 기준전압(Vref)과 비교하여 CMOS 레벨의 입력신호들을 출력한다. 주증폭기는 클럭의 상승 에지에서 상기 레벨 변환기로부터의 입력신호들을 받아들이고, 받아들여진 신호들을 증폭하여 증폭된 신호들을 출력한다. 스태틱 셀은 상기 주증폭기에 의해 증폭된 신호들의 논리상태를 저장하며 저장된 신호들을 출력한다. 캐패시턴스 고정화 회로는 상기 주증폭기 및 상기 스태틱 셀 사이에 배치되어 있으며, 상기 스태틱 셀을 상기 주증폭기의 출력단에 안정되게 정합시킨다.
이에 따라, 신호입력 회로의 출력 신호가 불안정하게 토글하는 반히스테리시스 현상(Anti-hysterisis) 현상이 나타나지 않게 된다.

70. 发明授权

KR100207546B1 모스 부트스트랩 인버터 회로 失效
标题翻译： MOS BOOTSTRAP逆变器电路
公开(公告)号：KR100207546B1
公开(公告)日：1999-07-15
申请号：KR1019970003572
申请日：1997-02-05
申请人： 삼성전자주식회사
发明人： 송기환
IPC分类号： H03K17/00
摘要： 본 발명은 모스(MOS) 부트스트랩(bootstrap) 인버터 회로에 관한 것으로 전원 전압에 연결되어 바이어스(bias)를 제공하는 제1 전계효과트랜지스터(Field Effect Transistor)와, 상기 제1 전계효과트랜지스터와 상기 전원 전압에 연결되어 상기 제1 전계효과트랜지스터로부터 바이어스를 제공받아 능동 부하의 역할을 하는 제2 전계효과트랜지스터와, 상기 제1 전계효과트랜지스터와 상기 제2 전계효과트랜지스터에 연결되어 게이트-채널간 캐패시턴스(capacitance) 역할을 하는 제3 전계효과트랜지스터와, 상기 제1 전계효과트랜지스터와 입력 신호에 연결되어 상기 제1 전계효과트랜지스터가 제공하는 바이어스를 제어하는 제4 전계효과트랜지스터, 및 상기 입력 신호와 상기 제3 전계효과트랜지스터에 연결되어 인버팅 증폭기의 역할을 하는 제5 전계효과트랜지스터를 구비함으로써 출력 특성은 향상되면서 전력 소모는 적어진다.

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