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61. 发明授权

KR101672959B1 비휘발성 메모리 소자 및 그의 형성방법 有权
标题翻译：非易失性存储器件及其形成方法
公开(公告)号：KR101672959B1
公开(公告)日：2016-11-17
申请号：KR1020100078477
申请日：2010-08-13
申请人： 삼성전자주식회사
发明人： 권오겸 , 엄경은 , 이태정 , 김병선
IPC分类号： H01L27/115 , H01L21/8247
摘要： 비휘발성메모리소자가제공된다. 기판에소자분리막에의해정의되는제 1 활성영역및 제 2 활성영역이제공된다. 제 1 전극패턴을포함하는모스펫(MOSFET)이제 1 활성영역에제공된다. 제 2 전극패턴을포함하는모스커패시터가제 2 활성영역에제공된다. 채널폭 방향(channel width direction)에서상기제 1 전극패턴의폭은상기제 1 활성영역의폭 보다작을수 있다.

62. 发明公开

KR1020120133260A 키캡들을 구비하는 자판 无效
标题翻译：键盘与钥匙
公开(公告)号：KR1020120133260A
公开(公告)日：2012-12-10
申请号：KR1020110051839
申请日：2011-05-31
申请人： 삼성전자주식회사
发明人： 김병선 , 김철희
IPC分类号： G06F3/02 , G06F1/16
CPC分类号： G06F3/02 , G06F1/16 , G06F1/1601 , G06F3/0202
摘要： PURPOSE: A keyboard including key caps is provided to enable easy assembly by skipping the installation of an X-type supporting structure or an extra guide structure. CONSTITUTION: Key holes of a frame(101) accept a key cap(102) while being exposed to the outside. An elastic member(103) is matched with the key holes in the frame. The elastic member includes a slope portion(131) on the key holes. The inside of the key cap is attached to the outside of the slope portion. A side of the key cap is combined with the inside of the frame. Therefore, the key cap is rotatably supported.
摘要翻译：目的：提供包括键帽的键盘，以便通过跳过X型支撑结构的安装或额外的引导结构来轻松组装。构成：框架（101）的键孔在暴露于外部时接受钥匙盖（102）。弹性构件（103）与框架中的键孔匹配。弹性构件包括在键孔上的倾斜部分（131）。钥匙盖的内部附接到斜坡部分的外侧。钥匙盖的一侧与框架的内部组合。因此，盖帽被可旋转地支撑。

63. 发明公开

KR1020120015932A 비휘발성 메모리 소자 및 그의 형성방법 有权
标题翻译：非易失性存储器件及其形成方法
公开(公告)号：KR1020120015932A
公开(公告)日：2012-02-22
申请号：KR1020100078477
申请日：2010-08-13
申请人： 삼성전자주식회사
发明人： 권오겸 , 엄경은 , 이태정 , 김병선
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L21/28273 , H01L21/823493 , H01L27/1104 , H01L27/11521
摘要： PURPOSE: A non-volatile memory device and a forming method thereof are provided to a threshold voltage dissemination problem by an edge thinning phenomenon of a turner insulating layer. CONSTITUTION: A substrate(100) comprises a second well(102) and a third well(103) formed inside a first well(101). A metallic oxide semiconductor field effect transistor including a first electrode pattern(122) is provided on a first active region(ACT1). A metallic oxide semiconductor capacitor including a second electrode pattern(123) is provided to a second active region. The first electrode pattern and the second electrode pattern are electrically connected through a conductive line(133) and a first via and a second via. The first via is provided to the top of the first electrode pattern. The second via is provided to the top of the second electrode pattern.
摘要翻译：目的：提供一种非易失性存储器件及其形成方法，通过斜面绝缘层的边缘变薄现象来提供阈值电压传播问题。构成：衬底（100）包括形成在第一阱（101）内部的第二阱（102）和第三阱（103）。包括第一电极图案（122）的金属氧化物半导体场效应晶体管设置在第一有源区（ACT1）上。包括第二电极图案（123）的金属氧化物半导体电容器被设置到第二有源区域。第一电极图案和第二电极图案通过导线（133）和第一通孔和第二通孔电连接。第一通孔设置在第一电极图案的顶部。第二通孔被提供到第二电极图案的顶部。

64. 发明公开

KR1020040064926A 이피롬(ＥＰＲＯＭ, ＥｒａａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ} 소자의 셀 구조 및 그 제조방법 失效
标题翻译： EEPROM器件的细胞结构及其制备方法
公开(公告)号：KR1020040064926A
公开(公告)日：2004-07-21
申请号：KR1020030001815
申请日：2003-01-11
申请人： 삼성전자주식회사
发明人： 이태정 , 김병선 , 이준형
IPC分类号： H01L27/115
CPC分类号： H01L29/66825 , H01L21/28273 , H01L29/42324 , H01L29/7885
摘要： PURPOSE: A cell structure of an EEPROM device and a fabricating method thereof are provided to erase easily programmed cells by forming non-nitride layer spacers on both sides of the first floating gate. CONSTITUTION: A cell structure of an EEPROM device includes a stack part and a floating gate transistor part. The stack part includes a semiconductor substrate, a first floating gate, a nitride layer pattern, a control gate, and a non-nitride layer spacer. The first floating gate(106a), the nitride layer pattern(114) including a nitride layer, and the control gate(131) are formed on the semiconductor substrate(101). The non-nitride layer spacer(122) is formed on both sides of the first floating gate to erase charges with ultraviolet rays. The floating gate transistor part includes a gate insulating layer, a second floating gate, and a source/drain. The gate insulating layer is formed on the semiconductor substrate. The second floating gate is formed on the gate insulating layer. The source/drain is aligned to the second floating gate.
摘要翻译：目的：提供EEPROM器件的单元结构及其制造方法，以通过在第一浮栅的两侧形成非氮化物层间隔来擦除容易编程的单元。构成：EEPROM器件的单元结构包括堆叠部分和浮动栅极晶体管部分。堆叠部分包括半导体衬底，第一浮动栅极，氮化物层图案，控制栅极和非氮化物层间隔物。在半导体衬底（101）上形成第一浮置栅极（106a），包括氮化物层的氮化物层图案（114）和控制栅极（131）。非氮化物层间隔物（122）形成在第一浮栅的两侧以用紫外线擦除电荷。浮栅晶体管部分包括栅极绝缘层，第二浮栅和源极/漏极。栅极绝缘层形成在半导体衬底上。第二浮栅形成在栅极绝缘层上。源极/漏极与第二个浮动栅极对准。

65. 发明公开

KR1020040064925A 이피롬(ＥＰＲＯＭ, ＥｒａａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ)소자의 셀 구조 및 그 제조방법 失效
标题翻译： EEPROM器件的细胞结构及其制备方法
公开(公告)号：KR1020040064925A
公开(公告)日：2004-07-21
申请号：KR1020030001814
申请日：2003-01-11
申请人： 삼성전자주식회사
发明人： 이준형 , 김병선 , 이태정
IPC分类号： H01L27/115
CPC分类号： H01L21/28273 , H01L29/42324 , H01L29/513 , H01L29/66825 , H01L29/7881
摘要： PURPOSE: A cell structure of an EEPROM device and a fabricating method thereof are provided to erase easily charges of programmed cells by forming windows on both sides of the first floating gate. CONSTITUTION: A cell structure of an EEPROM device includes a stack part and a floating gate transistor part. The stack part includes a semiconductor substrate, a first floating gate, a nitride layer pattern, a control gate, and a window. The first floating gate(107b), the nitride layer pattern(115b) including a nitride layer, and the control gate(117) are formed on the semiconductor substrate(101). The window(129) is formed on both sides of the first floating gate to erase charges of the first floating gate. The floating gate transistor part includes a gate insulating layer, a second floating gate, and a source/drain. The gate insulating layer is formed on the semiconductor substrate. The second floating gate is formed on the gate insulating layer. The source/drain is aligned to the second floating gate.
摘要翻译：目的：提供EEPROM器件的单元结构及其制造方法，通过在第一浮栅的两侧形成窗口来容易地擦除编程单元的电荷。构成：EEPROM器件的单元结构包括堆叠部分和浮动栅极晶体管部分。堆叠部分包括半导体衬底，第一浮动栅极，氮化物层图案，控制栅极和窗口。在半导体衬底（101）上形成有第一浮栅（107b），包括氮化物层的氮化物层图案（115b）和控制栅极（117）。窗口（129）形成在第一浮动栅极的两侧以擦除第一浮动栅极的电荷。浮栅晶体管部分包括栅极绝缘层，第二浮栅和源极/漏极。栅极绝缘层形成在半导体衬底上。第二浮栅形成在栅极绝缘层上。源极/漏极与第二个浮动栅极对准。

66. 发明公开

KR1020030010429A 트렌치 소자분리막을 구비하는 ＳＯＩ 소자 및 그 제조 방법 有权
标题翻译：具有加速隔离层的SOI器件及其制造方法
公开(公告)号：KR1020030010429A
公开(公告)日：2003-02-05
申请号：KR1020010045693
申请日：2001-07-28
申请人： 삼성전자주식회사
发明人： 이태정 , 김병선 , 오명환 , 유승한 , 신명선 , 박상욱
IPC分类号： H01L21/76
CPC分类号： H01L29/66772 , H01L21/76264 , H01L21/76283 , H01L29/78615 , H01L29/78636
摘要： PURPOSE: An SOI(Silicon On Insulator) device having a trench isolation layer and a method for fabricating the same are provided to reduce junction capacitance of the SOI device by forming a structure of a dual trench having two regions of different depth. CONSTITUTION: A semiconductor substrate(130) including a base layer(110), a buried oxide layer(115), and a semiconductor layer(120) is prepared. A trench(T) having the first region and the second region is formed to define an active region of the semiconductor layer(120). The depth of the first region is less than the thickness of the semiconductor layer(120). The depth of the second region is equal to the thickness of the semiconductor layer(120). An isolation layer(170) is formed by stacking an oxide layer liner(155), a nitride layer liner(160), and an insulating layer(165) on an inner wall and a bottom of the trench(T).
摘要翻译：目的：提供具有沟槽隔离层的SOI（绝缘体上硅）器件及其制造方法，以通过形成具有不同深度的两个区域的双沟槽的结构来减少SOI器件的结电容。构成：制备包括基底层（110），掩埋氧化物层（115）和半导体层（120）的半导体衬底（130）。形成具有第一区域和第二区域的沟槽（T），以限定半导体层（120）的有源区。第一区域的深度小于半导体层（120）的厚度。第二区域的深度等于半导体层（120）的厚度。通过在沟槽（T）的内壁和底部堆叠氧化物层衬垫（155），氮化物层衬垫（160）和绝缘层（165）来形成隔离层（170）。

67. 发明公开

KR1019990051395A 반도체 소자의 제조방법 无效
公开(公告)号：KR1019990051395A
公开(公告)日：1999-07-05
申请号：KR1019970070712
申请日：1997-12-19
申请人： 삼성전자주식회사
发明人： 김병선 , 황덕성
IPC分类号： H01L21/22
摘要： 본 발명의 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막과 게이트 전극을 순착적으로 형성하는 단계와, 상기 게이트 전극이 형성된 반도체 기판의 전면에 상기 반도체 기판과 같은 형(type)의 불순물로 제1 이온주입하여 상기 게이트 전극의 양측벽과 인접한 반도체 기판 표면 근방에 제1 불순물 영역을 형성하는 단계와, 상기 제1 불순물 영역이 형성된 반도체 기판의 전면에 제1 CVD막을 형성하는 단계와, 상기 제1 CVD막이 형성된 반도체 기판의 전면에 상기 반도체 기판과 다른 형(type)의 불순물을 제1 농도로 제2 이온주입하여 제2 불순물 영역을 형성하는 단계와, 상기 제1 CVD막 상에 제2 CVD막을 형성하는 단계와, 상기 제2 CVD막을 이방성 식각하여 상기 게이트 전극의 측벽 상부에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 상기 � ��도체 기판의 전면에 상기 반도체 기판과 다른 형의 불순물을 상기 제1 농도보다 고농도로 제3 이온주입하여 제3 불순물 영역을 형성하는 단계를 포함한다. 상기 제1 내지 제3 불순물 영역이 소오스 및 드레인 역할을 한다. 이에 따라, 본 발명은 상기 제1 불순물 영역이 펀치 스루우를 강화해주는 역할을 하게 되므로, 같은 채널 길이의 경우 상한 사용 전압을 결정하는 펀치 스루우 전압을 더 높게 만들 수 있어 항복 전압을 향상시킬 수 있다.

68. 发明授权

KR100195189B1 반도체 메모리 장치 및 그 제조방법 失效
公开(公告)号：KR100195189B1
公开(公告)日：1999-06-15
申请号：KR1019950021378
申请日：1995-07-20
申请人： 삼성전자주식회사
发明人： 김경태 , 김병선
IPC分类号： H01L27/108
摘要： DRAM 또는 SRAM 장치 및 그 제조방법에 관해 개시한다. 본 발명에 따른 DRAM 또는 SRAM 장치는 셀 어레이부 트랜지스터는 단일 소오스/드레인으로 구성되고, 주변회로부 트랜지스터는 저농도 소오스/드레인 및 고농도 소오스/드레인으로 이루어진 의 제1소오스/드레인영역의 불순물 농도를 다르게 형성함으로써, 정상적인 셀의 동작이 가능한 반도체 메모리 장치 및 그 제조방법에 관하여 개시한다.
또한, 본 발명은 상기 반도체 메모리 장치를 제조하는데 있어서, 가장 적합한 제조방법을 제공한다.
본 발명에 의하면, 셀 어레이부의 트랜지스터의 제1소오스/드레인 영역은 높은 N
- 도우핑 농도의 불순물로 형성하여 저항을 낮출수 있고, 주변회로부 트랜지스터의 제1소오스/드레인 영역은 낮은 N
- 도우핑 농도의 불순물로 형성하여 펀치스루의 발생을 방지할 수 있기 때문에 정상적인 셀의 동작이 가능해진다.

69. 发明公开

KR1019990010196A 반도체장치의 비아 콘택 형성방법 无效
标题翻译：用于形成半导体器件的通孔接触的方法
公开(公告)号：KR1019990010196A
公开(公告)日：1999-02-05
申请号：KR1019970032894
申请日：1997-07-15
申请人： 삼성전자주식회사
发明人： 김병철 , 김병선
IPC分类号： H01L21/28
摘要： 비아 콘택(via contact) 형성 방법을 개시한다. 본 발명은 반도체 기판 상에 제1도전층을 형성하고 제1도전층 상에 제1도전층과 식각율이 다른 제2도전층을 형성한다. 이후에 제1도전층의 표면을 식각 종말점으로 제2도전층을 패턴닝하여 비아 콘택을 형성한다. 즉, 제2도전층 상에 식각 저지층 패턴을 형성한 다음에 제2도전층을 패터닝하여 비아 콘택을 형성한다. 다음에 비아 콘택을 뒤덮는 절연층을 형성하고 절연층을 패터닝하여 비아 콘택의 표면을 노출시키는 절연층 패턴을 형성한다. 이때 에치 백(etch back) 또는 화학적 기계적 연마 (chemical mechanical polishing) 방법을 이용하여 절연층 패턴을 형성한다. 이후에 절연층 패턴 상에 비아 콘택에 연결되는 제3도전층을 형성한다.

70. 发明公开

KR1019970008595A 반도체 메모리 장치 및 그 제조방법 失效
公开(公告)号：KR1019970008595A
公开(公告)日：1997-02-24
申请号：KR1019950021378
申请日：1995-07-20
申请人： 삼성전자주식회사
发明人： 김경태 , 김병선
IPC分类号： H01L27/108
摘要： 셀 어레이부와 주변횔부 트랜지스터의 제1소오스/드레인영역의 불순물 농도를 다르게 형성함으로써, 정산적인 셀의 동작이 가능한 반도체 메모리 장치 및 그 제조방법에 관하여 개시한다.
본 발명은 반도체 기판위에 형성된 하나 이상의 트랜지스터를 포함한 셀 어레이부와 하나 이상의 트랜지스터를 포함한 주변회로부로 구성된 반도체 메모리 장치에 있어서, 상기 주변회로부의 트랜지스터는 하나 이상의 소오스/드레인으로 형성되고, 상기 반도체 메모리 장치의 셀 어레이부 트랜지스터의 제1소오스/드레인의 불순물 농도가 상기 주변회로부 트랜지스터의 제1소오스/드레인의 불순물 농도보다 높게 형성되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다. 또한, 본 발명은 상기 반도체 메모리 장치를 제조하는데 있어서,가장 적합한 제조방법을 제공한다.
본 발명에 의하면, 셀 어레이부의 트랜지스터의 제1소오스/드레인 영역은 높은 N도우핑 농도의 불순물로 형성하여 저항을 낮출 수 있고, 주변회로부 트랜지스터 제1소오스/드레인 영역은 낮은 N도우핑 농도의 불순물로 형성하여 펀치스루의 발생을 방지할 수 있기 때문에 정상적인 셀의 동작이 가능해진다.

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