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51. 发明公开

KR1020150061163A 표면 처리 방법, 반도체 제조 방법 및 이에 의해 제조된 반도체 장치 审中-实审
标题翻译：处理表面的方法，制造半导体器件的方法和制造的半导体器件
公开(公告)号：KR1020150061163A
公开(公告)日：2015-06-04
申请号：KR1020130144680
申请日：2013-11-26
申请人： 삼성전자주식회사
发明人： 박재영 , 강성호 , 김기철 , 이선영 , 이한기 , 구본영
IPC分类号： H01L21/3065
CPC分类号： H01L27/0886 , H01L21/0206 , H01L21/302 , H01L21/306 , H01L21/32053 , H01L21/76224 , H01L21/76802 , H01L21/76877 , H01L21/823412 , H01L21/823418 , H01L21/823431 , H01L21/823437 , H01L21/823475 , H01L21/823481 , H01L29/0649 , H01L29/0657 , H01L29/0847 , H01L29/34 , H01L29/45 , H01L29/66545 , H01L29/66636 , H01L29/66795
摘要： 본발명은표면처리방법, 이를이용한반도체제조방법및 이에의해제조된반도체장치를제공한다. 이표면처리방법에서는 700℃이하의저온에서비활성가스의플라즈마를이용하여기판의표면을처리하여기판전체가아닌기판의표면에만열을전달하여표면의거칠기를개선할수 있다.
摘要翻译：本发明提供一种表面处理方法，使用该方法的半导体的制造方法以及由此制造的半导体器件。在处理表面的方法中，通过在700℃的低温下使用惰性气体的等离子体处理衬底的表面来仅仅传递衬底表面上的热量而不是整个衬底来提高表面的粗糙度摄氏度以下。

52. 发明公开

KR1020150048135A 플라즈마 처리 방법 및 플라즈마 처리 장치 审中-实审
标题翻译：等离子处理方法和等离子处理设备
公开(公告)号：KR1020150048135A
公开(公告)日：2015-05-06
申请号：KR1020157005121
申请日：2013-08-27
申请人： 도쿄엘렉트론가부시키가이샤
发明人： 하라다아키토시 , 린,옌-팅 , 첸,치-흐수안 , 흐시에,주-치아 , 요네다시게루
IPC分类号： H01L21/3065 , H01L21/311 , H01L21/768 , H01J37/32
CPC分类号： H01L21/76805 , H01J37/32009 , H01J37/32091 , H01J37/32165 , H01J37/3244 , H01J37/32449 , H01J2237/3321 , H01J2237/334 , H01L21/02164 , H01L21/0217 , H01L21/02274 , H01L21/2236 , H01L21/28518 , H01L21/31116 , H01L21/32053 , H01L21/321 , H01L21/67069 , H01L21/76802 , H01L21/76814 , H01L21/76829 , H01L21/76895 , H01L21/76897 , H01L29/66575 , H01L29/78
摘要： 본실시예의플라즈마처리방법은, 먼저, 불소함유가스를플라즈마처리공간으로공급하고, 니켈실리사이드막의표면에산화실리콘막또는질화실리콘막이형성된피처리기판을불소함유가스의플라즈마를이용하여에칭하는에칭공정을실행한다(단계(S101)). 이어서, 플라즈마처리방법은, 수소함유가스를플라즈마처리공간으로공급하고, 플라즈마처리공간에표면을대향시켜배치된부재에대하여에칭공정후에부착한니켈함유물을수소함유가스의플라즈마를이용하여환원하는환원공정을실행한다(단계(S102)). 이어서, 플라즈마처리방법은, 산소함유가스를플라즈마처리공간으로공급하고, 환원공정에의해니켈함유물이환원되어얻어진니켈을산소함유가스의플라즈마를이용하여제거하는제거공정을실행한다(단계(S103)).
摘要翻译：本实施方式的等离子体处理方法中，首先，含氟蚀刻工艺称为目标基板供应气体至该等离子体处理空间，并在表面上的膜或硅膜的氧化硅的硅化镍膜中使用含有氟系气体的等离子体形成的氮化物（步骤S101）。然后，将等离子处理方法，其包括供给气体含氢成等离子体处理空间，以及使用含氢气体的等离子体蚀刻处理后附相对于一个部件含镍的材料减少布置成面对的表面于等离子体处理空间执行缩小处理（步骤S102）。然后，等离子体处理法，并进行供给含氧气体引入等离子体处理空间的除去工序，并通过使用含氧气的气体，以获得通过还原步骤（步骤被还原成含水镍镍的等离子体去除（S103 ））。

53. 发明公开

KR1020150018381A ＭＯＳ 디바이스들에서의 게르마늄 퍼센티지의 조절 有权
标题翻译：调制MOS器件中的德国百分比
公开(公告)号：KR1020150018381A
公开(公告)日：2015-02-23
申请号：KR1020140092688
申请日：2014-07-22
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 곽쯔메이 , 리쿤무 , 송쉬에창 , 리치홍 , 리쯔리앙
IPC分类号： H01L29/78 , H01L29/94
CPC分类号： H01L29/7848 , H01L21/02532 , H01L21/28518 , H01L21/30604 , H01L21/30608 , H01L21/3065 , H01L21/3086 , H01L21/32053 , H01L21/76843 , H01L21/76855 , H01L21/823425 , H01L27/088 , H01L29/0847 , H01L29/165 , H01L29/167 , H01L29/401 , H01L29/41783 , H01L29/45 , H01L29/456 , H01L29/665 , H01L29/66507 , H01L29/66545 , H01L29/6659 , H01L29/66628 , H01L29/66636 , H01L29/7833 , H01L29/7834 , H01L29/783 , H01L29/7831
摘要： 집적 회로 구조물은 반도체 기판 위의 게이트 스택, 및 반도체 기판 내로 연장하는 개구를 포함하며, 개구는 게이트 스택에 인접해 있다. 제1 실리콘 게르마늄 영역은 개구에 배치되고, 제1 실리콘 게르마늄 영역은 제1 게르마늄 퍼센티지를 갖는다. 제2 실리콘 게르마늄 영역은 제1 실리콘 게르마늄 영역 위에 있고, 제2 실리콘 게르마늄 영역은 제1 게르마늄 퍼센티지보다 높은 제2 게르마늄 퍼센티지를 갖는다. 금속 실리사이드 영역은 제2 실리콘 게르마늄 영역과 접촉하면서 이 제2 실리콘 게르마늄 영역 위에 있다.
摘要翻译： IC结构包括半导体衬底上的栅叠层和延伸到半导体衬底的开口。开口与栅极叠层相邻。第一硅锗区域布置在开口中。第一硅锗区域具有第一锗比例。第二硅锗区位于第一硅锗区上。第二硅锗区具有比第一锗百分比高的第二锗百分比。金属硅化物区域接触第二硅锗区域并且位于第二硅锗区域上。

54. 发明公开

KR1020140029927A 매립게이트를 구비한 반도체 장치 및 그 제조방법 无效
标题翻译：具有开口门的半导体器件及其制造方法
公开(公告)号：KR1020140029927A
公开(公告)日：2014-03-11
申请号：KR1020120096405
申请日：2012-08-31
申请人： 에스케이하이닉스 주식회사
发明人： 김정남 , 김상수
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/66621 , H01L21/32053 , H01L21/321 , H01L21/76897 , H01L29/4236 , H01L29/45 , H01L29/665 , H01L29/66666 , H01L29/7827
摘要： Provided are a semiconductor device including a buried gate to prevent a line width of a contact plug from being increased more than a predetermined level and a method of fabricating the same. To this end, the method of fabricating a semiconductor device includes forming a mask pattern on a substrate; forming a plurality of trenches on the substrate using the mask pattern; forming a gate insulation layer on the entire surface of the substrate; forming a gate electrode to bury a part of the trenches; removing the gate insulation layer formed on the mask pattern; forming a sealing layer to bury the remaining trenches; forming a contact hole by removing the mask pattern; and forming a contact plug to fill the contact hole.
摘要翻译：提供一种半导体器件及其制造方法，该半导体器件包括掩埋栅极以防止接触插塞的线宽增加超过预定水平。为此，制造半导体器件的方法包括在衬底上形成掩模图案; 使用所述掩模图案在所述基板上形成多个沟槽; 在所述基板的整个表面上形成栅极绝缘层; 形成栅电极以埋设所述沟槽的一部分; 去除形成在掩模图案上的栅极绝缘层; 形成密封层以埋留剩余的沟槽; 通过去除掩模图案形成接触孔; 并形成接触塞以填充接触孔。

55. 发明授权

KR101369615B1 기판 처리 장치 및 반도체 장치의 제조 방법 有权
公开(公告)号：KR101369615B1
公开(公告)日：2014-03-03
申请号：KR1020130130222
申请日：2013-10-30
申请人： 가부시키가이샤 히다치 고쿠사이 덴키
发明人： 아사이마사유끼 , 혼다고이찌 , 우메모또마모루 , 오꾸다가즈유끼
IPC分类号： H01L21/205
CPC分类号： C23C16/52 , C23C16/08 , C23C16/345 , C23C16/401 , C23C16/4401 , C23C16/4408 , C23C16/45542 , C23C16/45544 , C23C16/509 , C23C16/54 , H01J37/3244 , H01J37/32899 , H01L21/02164 , H01L21/0217 , H01L21/02175 , H01L21/02211 , H01L21/02274 , H01L21/0228 , H01L21/02568 , H01L21/0262 , H01L21/0337 , H01L21/32051 , H01L21/32053
摘要： 플라즈마를 이용하여 기판을 처리할 때에 기판이나 형성하는 막에 주는 데미지를 작게 하여, 기판 처리 온도를 낮게 한다.
기판(200)을 처리하는 처리실(201)과, 복수의 버퍼실(423, 433)과, 제1 처리 가스를 처리실에 공급하는 제1 처리 가스 공급계(301)와, 제2 처리 가스를 복수의 버퍼실에 공급하는 제2 처리 가스 공급계(302, 303)와, 고주파 전원(270)과, 플라즈마 발생용의 전극(471, 472, 481, 482)과, 기판을 가열하는 가열계(207)와, 표면에 금속막이 형성된 기판을, 제1 처리 가스 및 전극에 고주파 전력이 인가됨으로써 복수의 버퍼실의 내부에서 활성화되고, 복수의 버퍼실로부터 처리실로 공급된 제2 처리 가스에 노출하고, 기판을 제1 처리 가스의 자기 분석 온도 이하로 가열하면서 금속막 상에 막을 형성하도록 제1 처리 가스 공급계, 전원, 제2 처리 가스 공급계 및 가열계를 제어하는 제어 수단(280)을 구비한다.

56. 发明公开

KR1020100090091A 금속-반도체 화합물 영역을 갖는 반도체소자의 제조방법 无效
标题翻译：制备具有金属半导体化合物区域的半导体器件的方法
公开(公告)号：KR1020100090091A
公开(公告)日：2010-08-13
申请号：KR1020090009378
申请日：2009-02-05
申请人： 삼성전자주식회사
发明人： 김진범 , 신유균 , 원정연 , 정인선 , 이준호
IPC分类号： H01L29/78 , H01L29/94 , H01L21/336
CPC分类号： H01L21/823814 , H01L21/28518 , H01L21/28525 , H01L21/2855 , H01L21/32053 , H01L21/76814 , H01L21/76838 , H01L21/76843 , H01L21/76855 , H01L21/76897 , H01L21/823871 , H01L23/53238 , H01L23/53266 , H01L29/665 , H01L29/66636 , H01L2924/0002 , H01L29/41725 , H01L2924/00
摘要： PURPOSE: A method for manufacturing a semiconductor device with a metal-semiconductor compound region is provided to reduce a contact resistance of source and drain regions of a transistor by forming a metal-semiconductor compound region using a semiconductor element source layer like a silicon layer formed on the source and drain regions of the transistor. CONSTITUTION: A semiconductor substrate(1) has a first device region(A) and a second device region(B). A first transistor(TR1) is formed on the first device region of the semiconductor substrate. The first transistor is formed on the upper sides of a first source and drain region and a channel region between the first source and drain regions. An insulation layer(27,30) is formed on the semiconductor substrate including the first transistor. A first opening(33a) exposes the part of the first source and drain region by patterning the insulation layer. A first semiconductor element source layer(42a,42b) is formed on the first source and drain region exposed by the first opening and the upper side of the insulation layer adjacent to the first opening unit. A metal device source layer(55a,55b,55c) is formed on the semiconductor substrate including the first semiconductor element source layer. First and second metal-semiconductor compound regions are formed with a silicide heat process. The first metal-semiconductor region is formed on the first source and drain regions. The second metal-semiconductor compound region is formed on the upper side of the insulation layer adjacent to the first opening.
摘要翻译：目的：提供一种用于制造具有金属 - 半导体化合物区域的半导体器件的方法，以通过使用形成的硅层的半导体元件源层形成金属 - 半导体化合物区域来降低晶体管的源极和漏极区域的接触电阻在晶体管的源极和漏极区域上。构成：半导体衬底（1）具有第一器件区域（A）和第二器件区域（B）。第一晶体管（TR1）形成在半导体衬底的第一器件区域上。第一晶体管形成在第一源极和漏极区域的上侧以及在第一源极和漏极区域之间的沟道区域。在包括第一晶体管的半导体衬底上形成绝缘层（27,30）。通过图案化绝缘层，第一开口（33a）暴露第一源极和漏极区的一部分。第一半导体元件源层（42a，42b）形成在由第一开口和与第一开口单元相邻的绝缘层的上侧暴露的第一源极和漏极区域上。在包括第一半导体元件源层的半导体衬底上形成金属器件源极层（55a，55b，55c）。第一和第二金属 - 半导体化合物区域由硅化物热处理形成。第一金属 - 半导体区域形成在第一源区和漏区上。第二金属 - 半导体化合物区域形成在与第一开口相邻的绝缘层的上侧。

57. 发明公开

KR1020100045968A 씨드 인쇄 및 도금을 통한 컨택트 금속 및 배선 금속의 인쇄 有权
标题翻译：通过种子印刷和镀层印刷接触金属和互连金属
公开(公告)号：KR1020100045968A
公开(公告)日：2010-05-04
申请号：KR1020107000931
申请日：2008-07-17
申请人： 씬 필름 일렉트로닉스 에이에스에이
发明人： 챈드라아디티 , 카머스아빈드 , 클리브스제임스몬터규 , 록켄버거외르크 , 타카시마마오
IPC分类号： H01L21/28
CPC分类号： H01L21/288 , H01L21/28518 , H01L21/32051 , H01L21/32053 , H01L21/76838 , H01L21/76873 , H01L21/76895 , H01L27/1285 , H01L27/1292 , H01L29/458 , H01L29/78618 , H01L2924/0002 , H01L2924/00
摘要： Methods of forming contacts (and optionally, local interconnects) usmg an ink comprising a silicide-forming metal, electrical devices such as diodes and/or transistors including such contacts and (optional) local interconnects, and methods for forming such devices are disclosed. The method of forming contacts includes depositing an ink of a silicide-forming metal onto an exposed silicon surface, drying the ink to form a silicideforming metal precursor, and heating the silicide-forming metal precursor and the silicon surface to form a metal suicide contact. Optionally, the metal precursor ink may be selectively deposited onto a dielectric layer adjacent to the exposed silicon surface to form a metal-containing interconnect. Furthermore, one or more bulk conductive metal(s) may be deposited on remaining metal precursor ink and/or the dielectric layer. Electrical devices, such as diodes and transistors may be made using such printed contact and/or local interconnects.
摘要翻译：公开了用于形成包含硅化物形成金属的墨的触点（和可选地，局部互连）的方法，包括这种触点和（可选的）局部互连的诸如二极管和/或晶体管的电气装置，以及用于形成这种装置的方法。形成接触的方法包括将形成硅化物的金属的油墨沉积到暴露的硅表面上，干燥油墨以形成硅化物形成金属前体，以及加热形成硅化物的金属前体和硅表面以形成金属硅化物接触。任选地，可以将金属前体油墨选择性地沉积到与暴露的硅表面相邻的电介质层上，以形成含金属互连。此外，一个或多个体导电金属可以沉积在剩余的金属前体油墨和/或介电层上。可以使用这种印刷的接触和/或局部互连来制造电子器件，例如二极管和晶体管。

58. 发明授权

KR100871006B1 얇은 텅스텐 실리사이드층 증착 및 게이트 금속 집적화 失效
标题翻译：薄层硅酸盐层沉积和栅极金属整合
公开(公告)号：KR100871006B1
公开(公告)日：2008-11-27
申请号：KR1020077004146
申请日：2005-07-07
申请人： 어플라이드 머티어리얼스, 인코포레이티드
发明人： 리,밍 , 왕,슈린
IPC分类号： H01L21/28 , H01L21/205
CPC分类号： H01L21/28061 , H01L21/32053 , H01L29/4933 , H01L29/4941
摘要： 게이트 전극의 층들을 증착하는 방법이 제공된다. 상기 방법은 도핑된 폴리실리콘층, 얇은 텅스텐 실리사이드층, 및 금속층을 증착하는 단계를 포함한다. 일 면에서, 도핑된 폴리실리콘층 및 얇은 텅스텐 실리사이드층은 통합된 프로세싱 시스템내에서 증착된다. 또 다른 면에서, 얇은 텅스텐 실리사이드층을 증착하는 단계는 폴리실리콘층을 실리콘 소스에 노출하는 단계, 텅스텐 실리사이드층을 증착하는 단계, 및 텅스텐 실리사이드층을 실리콘 소스에 노출하는 단계를 포함한다.

59. 发明公开

KR1020080000715A 커패시터의 형성 방법 无效
标题翻译：形成电容器的方法
公开(公告)号：KR1020080000715A
公开(公告)日：2008-01-03
申请号：KR1020060058397
申请日：2006-06-28
申请人： 삼성전자주식회사
发明人： 오준환 , 김형식 , 정주혁 , 김일구
IPC分类号： H01L27/108 , H01L49/02
CPC分类号： H01L28/60 , H01L21/32053 , H01L21/32134
摘要： A method for manufacturing a capacitor is provided to prevent damages on a lower dielectric film by patterning an upper electrode containing nickel silicide using a wet-etching process. An interlayer dielectric is formed on a substrate(100). A lower electrode pattern(130) containing a metal is formed on the interlayer dielectric. A dielectric film is formed on the interlayer dielectric and the lower electrode pattern. An upper electrode pattern(142) containing NiSi, is formed on the dielectric film. At least a portion of the upper electrode pattern is formed to be opposed to the lower electrode pattern. The upper electrode pattern is formed by forming a polysilicon film on the dielectric film. The polysilicon film is partially removed, such that the dielectric film is partially exposed. A polysilicon film is formed to be at least partially opposed to the lower electrode pattern. A nickel film is formed on the polysilicon pattern and the dielectric film. The NiSi pattern is formed by performing an RTP(Rapid Thermal Process) on the resultant material. The remaining nickel film is removed using a wet etching process.
摘要翻译：提供一种用于制造电容器的方法，以通过使用湿蚀刻工艺图案化含有硅化镍的上电极来防止对下电介质膜的损伤。在基板（100）上形成层间电介质。在层间电介质上形成含有金属的下电极图案（130）。在层间电介质和下电极图案上形成电介质膜。在电介质膜上形成含有NiSi的上部电极图案（142）。上电极图案的至少一部分形成为与下电极图案相对。上电极图案通过在电介质膜上形成多晶硅膜而形成。部分去除多晶硅膜，使得电介质膜部分暴露。多晶硅膜形成为至少部分地与下电极图案相对。在多晶硅图案和电介质膜上形成镍膜。通过对所得材料进行RTP（快速热处理）形成NiSi图案。使用湿蚀刻工艺除去剩余的镍膜。

60. 发明授权

KR100707183B1 나노입자의 적층 구조 및 그 제조 방법 失效
标题翻译：纳米颗粒的层叠结构及其制造方法
公开(公告)号：KR100707183B1
公开(公告)日：2007-04-13
申请号：KR1020050013900
申请日：2005-02-19
申请人： 삼성전자주식회사
发明人： 이주현 , 강윤호 , 이은혜
IPC分类号： B82B1/00 , B82B3/00 , B82Y40/00
CPC分类号： C23C14/14 , B82Y10/00 , B82Y30/00 , C23C14/28 , C23C14/5806 , H01L21/02381 , H01L21/0245 , H01L21/02601 , H01L21/02612 , H01L21/28273 , H01L21/28518 , H01L21/32053 , Y10T428/259
摘要： 나노입자의 적층 구조 및 그 제조 방법이 개시된다.
개시되는 나노입자의 적층 구조는 기판; 상기 기판 위에 형성되는 나노입자;를 구비하고, 상기 나노입자는 실리사이드(silicide)를 포함하는 것을 특징으로 한다. 또한, 상기 나노입자의 제조 방법은 요구되는 크기의 나노입자가 형성될 수 있도록, 그 크기에 대응되는 두께로 실리콘 소스층(Si source layer)을 형성하는 단계; 소정 금속과 실리콘으로 이루어진 나노입자(nanoparticle)를 형성하는 단계; 상기 나노입자를 상기 실리콘 소스층에 증착시키는 단계; 및 상기 나노입자를 성장시켜 실리사이드(silicide)를 형성하는 단계;를 포함한다.
본 발명에 따른 나노입자의 적층 구조 및 그 제조 방법에 의하면, 실리콘 소스층의 두께를 조절하여 나노입자의 크기를 조절할 수 있으므로, 요구되는 크기의 나노입자를 용이하게 수득할 수 있는 장점이 있다.
나노입자, 실리사이드, 금

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