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51. 发明公开

KR1020040075873A 입력버퍼 및 전압레벨 검출방법 有权
标题翻译：输入缓冲和电压电平检测方法
公开(公告)号：KR1020040075873A
公开(公告)日：2004-08-30
申请号：KR1020047008879
申请日：2002-12-06
申请人： 마이크론 테크놀로지, 인코포레이티드
发明人： 콜리스,티모시,비.
IPC分类号： H03K19/0175 , G01R19/165
CPC分类号： H03K5/08 , G01R19/16519 , G01R19/16557 , G01R19/16595 , G01R31/30 , G01R31/31721
摘要： 시험목적을 위한 중간레벨 전압의 사용을 용이하게 할 수 있는 전압검출용 입력버퍼회로와 방법이 제공된다. 전압검출을 위한 전형적인 입력버퍼는 기준 발생기와 다상태 검출기를 포함한다. 기준 발생기는 입력신호로서 다상태 검출기에 공급될 적어도 2개의 기준전압을 생성하도록 구성된다. 다상태 검출기는 입력 기준신호를 수신하도록 구성되고, 입력 기준신호와 2개의 기준전압의 비교를 하이, 로우, 중간레벨의 동작상태를 나타내는 3개의 출력단자에 출련신호들을 공급한다. 전형적인 입력버퍼회로는 등을 맞댄 배열로 구성되고 공통노드를 공유하여 저전류요건을 필요로하는 2개의 차동쌍 트랜지스터를 포함할 수 있다. 또한 입력버퍼는 부가적인 공통 핀을 필요로 하지 않고도 동일한 다이패드로부터 다중 동작을 제공할 수 있다.

52. 发明公开

KR1020020088402A 반도체 칩 검사 방법 有权
标题翻译：测试半导体器件的方法
公开(公告)号：KR1020020088402A
公开(公告)日：2002-11-27
申请号：KR1020020027455
申请日：2002-05-17
申请人： 인피니언 테크놀로지스 아게
发明人： 하르트만우도 , 칼쇼이어요헨 , 베어페터
IPC分类号： G11C29/00 , G01R31/26 , H01L21/822
CPC分类号： G11C29/14 , G01R31/30 , G06F11/26 , G06F2201/83 , G11C29/46
摘要： PURPOSE: Method for testing semiconductor chips is provided to monitor of the status of the test modes before the internal execution of the test in the respective semiconductor chip. CONSTITUTION: A method for testing semiconductor chips, which comprises the steps of: setting at least one test mode in a chip to be tested; executing a check mode by reading out in a defined format a status of the test mode set in the chip; executing the test mode in the chip; and outputting test results from the chip. In the method, the process comprises: setting at least one register in the chip resulting in a set register; and reading out a status of the set register during the check mode.
摘要翻译：目的：提供测试半导体芯片的方法，以便在各个半导体芯片内部执行测试之前监测测试模式的状态。构成：半导体芯片的测试方法，包括以下步骤：在要测试的芯片中设置至少一个测试模式; 通过以定义的格式读出芯片中设置的测试模式的状态来执行检查模式; 在芯片中执行测试模式; 并从芯片输出测试结果。在该方法中，该过程包括：设置芯片中的至少一个寄存器，得到设置寄存器; 并在检查模式下读出设置寄存器的状态。

53. 发明授权

KR100341685B1 온도에 의존하는 반도체 소자의 테스트 및 보수 로직을구비한 회로 有权
标题翻译：具有测试和修复温度依赖性半导体元件的逻辑电路
公开(公告)号：KR100341685B1
公开(公告)日：2002-06-22
申请号：KR1019990049159
申请日：1999-11-08
申请人： 지멘스 악티엔게젤샤프트
发明人： 맥코넬,로드릭 , 리히터,데트레프
IPC分类号： H01L21/66
CPC分类号： G01R31/30
摘要： 본발명은반도체소자(2)의반도체칩(1)에적어도하나의온도센서(3)가제공된, 온도에의존하는반도체소자의테스트및 보수로직(4)을구비한회로에관한것이다. 부가로, 반도체칩(1)에서온도센서(3)를구비한반도체소자(2)와셀프테스트및 보수로직(4)이서로접속된다.

54. 发明授权

KR100336241B1 정적 랜덤 액세스 모듈 및 반도체 모듈 검사 방법 失效
标题翻译：有效的半导体烧断电路和操作方法
公开(公告)号：KR100336241B1
公开(公告)日：2002-05-09
申请号：KR1019990032539
申请日：1999-08-09
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 브레이서라스조지엠 , 코비노제임스제이 , 히리챠드이 , 필로해롤드
IPC分类号： G11C29/00
CPC分类号： G01R31/30
摘要： 본발명은반도체디바이스에대한번인검사(burn-in test) 속도를증가시키는회로와그 번인검사방법을제공한다. 이를달성하기위해본 발명은검사대상인각 디바이스를각각의전력공급사이클동안여러차례검사받게한다. 전력공급사이클동안검사대상인유닛을이렇게다중사이클링함으로써전체검사시간이감소된다. 본발명에따라검사된디바이스가종래의검사를거친디바이스보다효율적으로스트레스받고우수한신뢰도를갖는다고조사되었다. 본발명에따라, 검사대상인메모리또는로직디바이스에는검사대상인각 디바이스가각각의전력공급사이클동안에여러차례(2 내지 32회) 기록및 판독동작을수행하게하는각각의클럭수단이제공된다. 각각의판독동작에데이터코히어런시(data coherency)를제공하는수단과기록동작동안오류가기록되면데이터를반전시키는수단도제공한다. 따라서, 본발명은메모리또는로직유닛과같은반도체디바이스가최대 32배까지보다효율적으로스트레스받게하는번인검사를제공한다. 본발명은번인검사동안각 외부클럭의사이클기간동안반도체내부클럭을 x 번사이클링하는식으로반도체디바이스의내부클럭을사용하고, 동시에이들내부사이클을검사사이클과동기화하여각 내부사이클에대해코히어런트(coherent)한데이터를제공한다.

55. 发明公开

KR1020000023775A 전달 특성을 얻는 방법, 전달 특성을 얻는 장치 및 회로 장치 无效
标题翻译：用于获取传送特性的方法，用于获取传送特性和电路装置的装置
公开(公告)号：KR1020000023775A
公开(公告)日：2000-04-25
申请号：KR1019997000245
申请日：1998-04-14
申请人： 코닌클리케 필립스 엔.브이.
发明人： 젬스트라타코 , 세우렌게라르두스페트루스헤레나 , 루이제마르크테오도르 , 얀센아우구스투스요세프스엘리자베스
IPC分类号： H03M1/00 , H03M7/30
CPC分类号： H03M1/1095 , G01R23/20 , G01R29/26 , G01R31/2839 , G01R31/30
摘要： PURPOSE: A method for acquiring transfer characteristic, a device for acquiring transfer characteristic and a circuit device are provided to surely inspect a great number of sub circuits. CONSTITUTION: A method for acquiring transfer characteristic comprises (1) a step applying a sine swept(x1£n|) to an input of a DUT, (2) a step gauging response signals(y1£n|) in an output of the DUT, (3) a step applying a cosine swept(x2£n|) to the input of the DUT, and (4) a step gauging response signals(y2£n|) in the output of the DUT. A device for acquiring transfer characteristic comprises a waveform generator(504) and a digital signal processor(506). The waveform generator continuously presents sine and cosine swept to the input of the DUT. The digital signal processor analyzes the response signal of the DUT.
摘要翻译：目的：提供一种获取传输特性的方法，一种用于获取传输特性的设备和电路设备，以确保检查大量子电路。构成：用于获取传送特性的方法包括（1）向DUT的输入施加正弦扫描（x1£n |）的步骤，（2）在输出中的步长测量响应信号（y1£n |） DUT，（3）向DUT的输入施加余弦扫描（x2£n |）的步骤，以及（4）DUT的输出中的步长测量响应信号（y2£n |）。用于获取传送特性的装置包括波形发生器（504）和数字信号处理器（506）。波形发生器连续向DUT的输入提供正弦和余弦扫描。数字信号处理器分析DUT的响应信号。

56. 发明公开

KR1020000017188A 정적 랜덤 액세스 모듈 및 반도체 모듈 검사 방법 失效
标题翻译：静态随机访问模块和半导体模块测试方法
公开(公告)号：KR1020000017188A
公开(公告)日：2000-03-25
申请号：KR1019990032539
申请日：1999-08-09
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 브레이서라스조지엠 , 코비노제임스제이 , 히리챠드이 , 필로해롤드
IPC分类号： G11C29/00
CPC分类号： G01R31/30
摘要： PURPOSE: A static random access module and semiconductor module testing method is provided, which performs an inner circuit burn-in test of a semiconductor memory device within a considerably short time. CONSTITUTION: The static random access module comprises: a random access memory array (12) having a plurality of memory storing units, a plurality of inputs, and a plurality of output data lines; a self reset circuit (21) to be connected to the input of the array (12) through an address generator (20); an external clock input to be connected to the self reset circuit (21); a data latch to be connected to the output data line; a module output to be connected to the output of the data latch; a restore logic circuit (36) to be connected between the self reset circuit (21) and the output clock output; and a comparing/latching circuit (37) to be connected among the restore logic circuit (36), the output of the data latch, and the module output. Thereby, it is possible to increase the burn-in efficiency and the reliability of the tested device.
摘要翻译：目的：提供一种静态随机存取模块和半导体模块测试方法，在相当短的时间内对半导体存储器件进行内部电路老化测试。构成：静态随机存取模块包括：具有多个存储器存储单元，多个输入和多个输出数据线的随机存取存储器阵列（12）; 通过地址发生器连接到阵列（12）的输入端的自复位电路（21）; 要连接到自复位电路的外部时钟输入; 要连接到输出数据线的数据锁存器; 要连接到数据锁存器的输出的模块输出; 要连接在自复位电路（21）和输出时钟输出之间的恢复逻辑电路（36）; 以及在恢复逻辑电路（36）中连接的比较/锁存电路（37），数据锁存器的输出和模块输出。由此，能够提高被测试装置的老化效率和可靠性。

57. 发明授权

KR100162032B1 반도체 장치의 내부상태를 외부에서 식별하기 위한 구조 失效
标题翻译：外部识别半导体器件内部结构
公开(公告)号：KR100162032B1
公开(公告)日：1999-02-01
申请号：KR1019950018931
申请日：1995-06-30
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 오이시츠카사
IPC分类号： G11C29/00
CPC分类号： G01R31/318505 , G01R31/30
摘要： 반도체 장치(1)는 소정의 기능을 실행함과 동시에 내부상태 설정신호에 응답하여 그 내부상태가 설정되는 내부신호와, 내부상태 설정신호에 응답하여 특정의 두 개의 패드의 사이에 추가의 전류경로를 형성하는 전류경로 형성회로를 포함한다.
외부에서 전류계를 이용하여 이들의 패드 사이에 흐르는 전류를 검출함에 의해, 반도체 장치의 내부상태가 소정의 상태로 설정되었는지 어떤지를 외부에서 식별한다.
용이한 구성으로 반도체 장치의 내부상태가 소정의 상태로 설정되었는지 아닌지를 외부에서 식별할 수 있는 반도체 장치가 제공된다.

58. 发明授权

KR1019960007478B1 반도체장치 및 반도체장치의 제조방법 失效
标题翻译：测试半导体器件的方法
公开(公告)号：KR1019960007478B1
公开(公告)日：1996-06-03
申请号：KR1019910023916
申请日：1991-12-23
申请人： 가부시끼가이샤 도시바
发明人： 후루야마도루 , 오쿠무라가츠야
IPC分类号： H01L21/66
CPC分类号： G01R31/30 , G01R31/2831 , G01R31/2856 , G01R31/2884 , Y10S148/162
摘要： A method for manufacturing semiconductor devices according to this invention, comprises the wafer manufacturing step of forming an integrated circuit with a redundant circuit in each of a plurality of chip areas on a semiconductor wafer and also forming at least one stress testing terminal that applies a stress testing voltage or stress testing signal to the interconnections other than those for power supply in the integrated circuit for each of the chip areas or for every certain number of the chip areas, the step of, after the wafer manufacturing step, screening failures by applying a specified stress testing control signal or stress voltage to a certain number of chip areas with the stress testing terminal in contact with a contact terminal of a tester in the wafer state, the step of, after the screening step, judging whether or not the electrical characteristics of each chip area are acceptable through die sort test, the step of remedying an integrated circuit in a chip area judged to be defective in the judging step, by means of the redundant circuit, and the assembly step of, after the remedying step, separating the chip areas into individual elements and then assembling them into an integrated circuit device.

59. 发明授权

KR1019940004408B1 반도체 메모리 장치의 자동 스트레스 모드 테스트장치 失效
标题翻译：半导体存储器件的自动应力模式测试装置
公开(公告)号：KR1019940004408B1
公开(公告)日：1994-05-25
申请号：KR1019910014663
申请日：1991-08-23
申请人： 삼성전자주식회사
发明人： 한진만 , 이종훈
IPC分类号： G11C29/00
CPC分类号： G01R31/31701 , G01R31/30 , G06F2201/81 , G11C29/46 , G11C29/50
摘要： The automatic stress mode tester provides a stress test mode to test semiconductor memory so that additional stress voltage becomes unnecessary. The stress mode tester comprises a comparator (10) for detecting and amplifying the difference between internal source voltage (IVcc) and external source voltage (XVcc), a level trigger (20) for triggering when output voltage of the comparator exceeds a certain level, a bias circuit (30) for setting trigger signal of level of the trigger (20), and a PMOS transistor (40) drived according to output level of the bias circuit (30).
摘要翻译：自动应力模式测试仪提供了测试半导体存储器的应力测试模式，从而不需要额外的应力电压。应力模式测试器包括用于检测和放大内部源极电压（IVcc）和外部电源电压（XVCC）之间的差异的比较器（10），当比较器的输出电压超过一定电平时触发的电平触发器（20）用于设置触发器电平的触发信号的偏置电路（30），以及根据偏置电路（30）的输出电平驱动的PMOS晶体管（40）。

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