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41. 发明公开

KR1020100138580A 플라즈마 건식 식각 장치 有权
标题翻译：等离子体干燥装置通过提供具有冷却和加热装置的联接环，根据材料层类型或过程气体类型选择性地提高或降低了一定数量的波浪边缘温度
公开(公告)号：KR1020100138580A
公开(公告)日：2010-12-31
申请号：KR1020090057172
申请日：2009-06-25
申请人： 삼성전자주식회사
发明人： 박민준 , 김수홍
IPC分类号： H01L21/3065
CPC分类号： H01J37/32091 , H01J37/32724 , H01L21/31116 , H01L21/32137
摘要： PURPOSE: A plasma dry etching apparatus is provided to allow the extreme edge of the wafer to be utilized by additionally comprising a cooling unit and a heating unit on an edge ring. CONSTITUTION: A pedestal(120) is equipped inside the process chamber and loads a wafer(W). An electrode cathode is equipped inside the process chamber and applies the high frequency power. An edge ring(140) is included on the edge of the pedestal. One side of a coupling ring(200) is connected to the edge ring.
摘要翻译：目的：提供等离子体干法蚀刻装置，通过在边缘环上另外包括冷却单元和加热单元来允许利用晶片的最外边缘。构成：在处理室内装有基座（120），并装载晶片（W）。在处理室内装有电极阴极，并施加高频电源。边缘环（140）包括在基座的边缘上。联接环（200）的一侧连接到边缘环。

42. 发明公开

KR1020100121660A 실리콘 함유막의 에칭 방법 및 장치 有权
标题翻译：用于蚀刻含硅膜的方法和装置
公开(公告)号：KR1020100121660A
公开(公告)日：2010-11-18
申请号：KR1020107020362
申请日：2009-02-26
申请人： 세키스이가가쿠 고교가부시키가이샤
发明人： 구누기,슌스께
IPC分类号： H01L21/3065
CPC分类号： H01L21/32137
摘要： 본 발명에 따르면, 처리 시간을 단축하고, 바탕막의 에칭을 억제하면서, 실리콘 함유막을 잔사 없이 에칭한다.
또한, 본 발명에 따르면, 불소계 반응 성분과 H
2 O 또는 OH기 함유 화합물을 포함하는 처리 가스를 피처리물(90)에 접촉시켜, 실리콘 함유막(93)을 에칭한다. 처리 가스 중의 H
2 O 또는 OH기 함유 화합물의 함유율을 에칭의 진행에 따라 변화시킨다. 바람직하게는, 실리콘 함유막의 에칭할 부분의 대부분을 에칭하는 제1 에칭 공정에서는 상기 함유율을 높게 하고, 나머지 실리콘 함유막을 에칭하는 제2 에칭 공정에서는 상기 함유율을 낮게 한다.

43. 发明授权

KR100965442B1 리세스 에칭에 앞서 간섭계에 의한 인-시츄 모니터링을 이용한 평탄화 에칭 방법 有权
标题翻译：用于通过在记忆蚀刻之前的干涉进行现场监测的平面蚀刻的方法
公开(公告)号：KR100965442B1
公开(公告)日：2010-06-24
申请号：KR1020047006645
申请日：2002-10-30
申请人： 램 리써치 코포레이션
发明人： 브랠리,린다 , 바헤디,바히드 , 에델베르그,에릭 , 밀러,알란
IPC分类号： H01L21/304 , H01L21/66
CPC分类号： H01L21/7684 , H01L21/32115 , H01L21/32137 , H01L21/763
摘要： 기판 위에 하드 마스크를 형성하는 단계, 상기 하드 마스크를 사용하여 기판에 트렌치를 에칭하는 단계, 및 상기 하드 마스크 위쪽으로 그리고 상기 트렌치 내에 유전체층을 형성하는 단계를 포함하는, 기판에서의 리세스 에칭 공정 처리 방법에 관한 것이며, 이 경우, 상기 유전체층은 트렌치를 라이닝한다. 그 후, 도전성 물질이 유전체층 위에 도포되어, 상기 도전성 물질로 이루어진 블랭킷이 상기 하드 마스크 위에 놓여져 상기 트렌치가 채워지도록 되며, 이어서 상기 도전성 물질은 그 실질적인 평탄화를 위하여 에칭된다. 이러한 도전성 물질의 에칭은, 하드 마스크 위에 놓여 있는 유전체층 위로부터 그 도전성 물질이 모두 제거되기 직전에 종료점을 트리거링하도록 되어 있다. 상기 도전성 물질은 상기 하드 마스크 위에 놓여 있는 상기 유전체층 위의 도전성 물질을 제거하는 한편 상기 트렌치 내부의 상기 도전성 물질 중 적어도 일부를 제거하기 위하여 리세스 에칭된다.
리세스 에칭, 하드 마스크, 트렌치, 유전체층, 도전성 물질, 평탄화, 종료점

44. 发明公开

KR1020100052462A 반도체 디바이스 및 그 반도체 디바이스를 포함하는 전자 시스템의 제조 중에 대칭 포토마스크를 사용하여 대칭 또는 비대칭 피쳐들을 선택적으로 형성하는 방법 有权
标题翻译：在半导体器件制造过程中使用对称光电子元件和包括半导体器件的电子系统选择对称或非对称特征的方法
公开(公告)号：KR1020100052462A
公开(公告)日：2010-05-19
申请号：KR1020107001494
申请日：2008-05-30
申请人： 마이크론 테크놀로지, 인크.
发明人： 주,홍빈 , 매드센,제레미
IPC分类号： H01L21/027
CPC分类号： H01L21/31122 , H01L21/0337 , H01L21/31116 , H01L21/31138 , H01L21/31144 , H01L21/32137 , H01L21/32139 , H01L21/76816 , H01L2924/0002 , Y10T428/265 , H01L21/0274 , H01L2924/00
摘要： A method for patterning a material during fabrication of a semiconductor device provides for the selective formation of either asymmetrical features or symmetrical features using a symmetrical photomask, depending on which process flow is chosen. The resulting features which are fabricated use spacers formed around a patterned material. If one particular etch is used to remove a base material, symmetrical features result. If two particular etches are used to remove the base material, asymmetrical features remain.
摘要翻译：在制造半导体器件期间图案化材料的方法使用对称光掩模来选择性地形成不对称特征或对称特征，这取决于选择哪个工艺流程。所制造的特征使用围绕图案化材料形成的间隔物。如果使用特定的蚀刻来去除基底材料，则产生对称的特征。如果使用两个特殊的蚀刻来去除基材，则不对称的特征保留。

45. 发明公开

KR1020100018836A 반도체 소자의 전극 및 그 형성 방법 有权
标题翻译：半导体器件的电极及其形成方法
公开(公告)号：KR1020100018836A
公开(公告)日：2010-02-18
申请号：KR1020080077531
申请日：2008-08-07
申请人： 삼성전자주식회사
发明人： 류정도 , 최시영 , 신유균 , 박태서 , 김동찬 , 유종렬 , 정성훈 , 강종훈
IPC分类号： H01L21/336
CPC分类号： H01L21/28061 , H01L21/28247 , H01L21/3211 , H01L21/32137 , H01L21/32139 , H01L27/10873 , H01L27/11 , H01L27/1104
摘要： PURPOSE: An electrode of a semiconductor device and a method for manufacturing the same are provided to reduce contamination of a metal due to the diffusion of a metal atom by preventing the diffusion of the metal atom included in the metal material with a nitride layer. CONSTITUTION: A polysilicon film(102) doped with an impurity is formed on a substrate(100). A hard mask pattern is formed on the polysilicon layer. A pre-polysilicon pattern(106) is formed by etching the polysilicon layer with the hard mask pattern as an etching mask. The surface of the pre-polysilicon pattern is reacted with nitrogen and a nitride film(108) is formed on the surface of the pre-polysilicon pattern. A polysilicon film pattern(110) is formed by etching an exposed part of the pre-polysilicon pattern by the hard mask pattern.
摘要翻译：目的：提供半导体器件的电极及其制造方法，以通过防止金属材料中包含的金属原子与氮化物层的扩散来减少由于金属原子扩散引起的金属污染。构成：在衬底（100）上形成掺杂有杂质的多晶硅膜（102）。在多晶硅层上形成硬掩模图案。通过用硬掩模图案蚀刻多晶硅层作为蚀刻掩模来形成预多晶硅图案（106）。预多晶硅图案的表面与氮反应，并且在多晶硅图案的表面上形成氮化物膜（108）。通过硬掩模图案蚀刻预多晶硅图案的暴露部分来形成多晶硅膜图案（110）。

46. 发明公开

KR1020100005723A ＣＭＯＳ 구조들에 적용가능한 잔류물 없는 패턴된 층 형성 방법 无效
标题翻译：适用于CMOS结构的残留层形成方法
公开(公告)号：KR1020100005723A
公开(公告)日：2010-01-15
申请号：KR1020097024658
申请日：2008-04-08
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 츄지크,마이클,피. , 도리스,브루스,비. , 헨슨,윌리암,케이. , 얀,홍웬 , 장,잉
IPC分类号： H01L21/20
CPC分类号： H01L29/045 , H01L21/28079 , H01L21/28088 , H01L21/28097 , H01L21/31138 , H01L21/32137 , H01L21/32139 , H01L21/823842 , H01L21/823857 , H01L21/84
摘要： A method for forming a microelectronic structure uses a mask layer located over a target layer. The target layer may be etched while using the mask layer as an etch mask to form an end tapered target layer from the target layer. An additional target layer may be formed over the end tapered target layer and masked with an additional mask layer. The additional target layer may be etched to form a patterned additional target layer separated from the end tapered target layer and absent an additional target layer residue adjacent the end tapered target layer. The method is useful for fabricating CMOS structures including nFET and pFET gate electrodes comprising different nFET and pFET gate electrode materials.
摘要翻译：形成微电子结构的方法使用位于目标层上的掩模层。可以使用掩模层作为蚀刻掩模来蚀刻目标层，以从目标层形成端部锥形目标层。可以在端部锥形目标层上形成另外的目标层，并用附加掩模层掩模。可以蚀刻附加目标层以形成与端部锥形目标层分离的图案化附加目标层，并且不存在与端部锥形目标层相邻的附加靶层残余物。该方法对于制造包括nFET和pFET栅电极的CMOS结构是有用的，其包括不同的nFET和pFET栅电极材料。

47. 发明公开

KR1020090125112A 반도체 구조물을 에칭하기 위한 펄스화 반응 가스를 보충하는 펄스화 플라즈마 시스템 有权
标题翻译：具有脉冲反应气体排放的脉冲等离子体系统用于蚀刻半导体结构
公开(公告)号：KR1020090125112A
公开(公告)日：2009-12-03
申请号：KR1020097019675
申请日：2008-02-21
申请人： 어플라이드 머티어리얼스, 인코포레이티드
发明人： 김태원 , 이경태 , 패터슨,알렉산더 , 투도로우,발렌틴,엔. , 데쉬무크,샤샨크,씨.
IPC分类号： H01L21/3065
CPC分类号： H01J37/32431 , H01J2237/334 , H01L21/3065 , H01L21/31116 , H01L21/32137
摘要： A pulsed plasma system with pulsed reaction gas replenish for etching semiconductor structures is described. In an embodiment, a portion of a sample is removed by applying a pulsed plasma etch process. The pulsed plasma etch process comprises a plurality of duty cycles, wherein each duty cycle represents the combination of an ON state and an OFF state of a plasma. The plasma is generated from a reaction gas, wherein the reaction gas is replenished during the OFF state of the plasma, but not during the ON state. In another embodiment, a first portion of a sample is removed by applying a continuous plasma etch process. The continuous plasma etch process is then terminated and a second portion of the sample is removed by applying a pulsed plasma etch process having pulsed reaction gas replenish.
摘要翻译：描述了一种具有脉冲反应气体的脉冲等离子体系统，用于蚀刻半导体结构。在一个实施例中，通过施加脉冲等离子体蚀刻工艺去除一部分样品。脉冲等离子体蚀刻工艺包括多个占空比，其中每个占空比表示等离子体的导通状态和断开状态的组合。等离子体由反应气体产生，其中反应气体在等离子体的关闭状态期间补充，而不是在ON状态下补充。在另一个实施例中，通过施加连续的等离子体蚀刻工艺来移除样品的第一部分。然后连续等离子体蚀刻工艺终止，通过施加具有脉冲反应气体补充的脉冲等离子体蚀刻工艺来除去样品的第二部分。

48. 发明授权

KR100919342B1 반도체 소자의 제조 방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR100919342B1
公开(公告)日：2009-09-25
申请号：KR1020070090294
申请日：2007-09-06
申请人： 에스케이하이닉스 주식회사
发明人： 이인노
IPC分类号： H01L21/8247 , H01L21/306 , H01L27/115
CPC分类号： H01L21/32137 , H01L21/28061
摘要： 본 발명은 반도체 소자의 제조 방법에 관한 것으로, 제1 영역 및 제2 영역을 포함하는 반도체 기판 상에 도전막을 형성하는 단계, 도전막 상에 금속층을 형성하는 단계, 제1 영역에 비해 제2 영역에서 더 높은 밀도로 금속층이 잔여하도록 함과 아울러 제1 영역에서 도전막이 노출되도록 금속층을 식각하는 제1 식각 공정을 실시하는 단계, 제1 영역에 식각 방해막이 형성되면서 제2 영역의 도전막이 노출되도록 제2 식각 공정을 실시하는 단계, 식각 방해막을 제거하는 단계, 및 도전막의 노출된 영역을 제거하여 도전막 패턴을 형성하는 단계를 포함한다.
패턴 밀도, 로딩 효과(loading effect), 식각 방해막
摘要翻译：本发明涉及一种制造半导体器件中，第一区和形成的步骤，包括第二区域，比所述第一区域的第二区域的半导体衬底上形成导电膜的导电膜中的金属层的方法作为另外的金属层形成步骤中，干扰蚀刻，使得导电膜在所述第二区域露出应其余以及在经受蚀刻金属层的第一刻蚀处理，以便以高密度暴露的膜的第一区域的导电膜在第一区域该方法包括：执行第二蚀刻步骤中，去除蚀刻薄膜干涉的步骤中，和导电膜，以除去曝光的区域和形成导电层图案。

49. 发明授权

KR100894300B1 드라이에칭방법 失效
标题翻译：干蚀刻方法
公开(公告)号：KR100894300B1
公开(公告)日：2009-04-24
申请号：KR1020060078748
申请日：2006-08-21
申请人： 가부시키가이샤 히다치 하이테크놀로지즈
发明人： 우네사토시 , 사카구치마사미치 , 구와바라겐이치 , 이치마루도모요시
IPC分类号： H01L21/3065
CPC分类号： H01L21/32139 , H01L21/0338 , H01L21/28123 , H01L21/31116 , H01L21/32137
摘要： 본 발명은 플라즈마 에칭장치를 사용하여 반도체 기판에 배선가공을 행하는 드라이 에칭방법에 있어서, 배선의 단선이나 구부러짐를 발생시키지 않고 배선가공을 행하는 것이다.
이를 위하여 본 발명에서는 플라즈마 에칭장치를 사용하여 반도체 기판에 배선가공을 행하는 드라이 에칭방법으로서, 피에칭재(12)의 위에 설치한 포토레지스트(15) 및 SiN, SiON, SiO 등의 무기막(14, 13)으로 이루어지는 마스크 패턴을 사용하여 피에칭재(12)를 에칭하는 공정에서, 염소함유 가스 또는 브롬함유 가스 등의 할로겐계 가스와, CF
4 , CHF
3 , SF
6 , NF
3 으로 이루어지는 불소함유 가스 중의 적어도 하나의 불소함유 가스와의 혼합가스를 사용하여 피에칭재(12)의 가공 중에 상기 마스크 패턴과 피에칭재의 가공치수를 동일한 정도로 축소화시킨다.

50. 发明授权

KR100875770B1 실리콘 기판의 가공 방법 有权
标题翻译： 실리콘기판의가공방법
公开(公告)号：KR100875770B1
公开(公告)日：2008-12-24
申请号：KR1020037003805
申请日：2001-09-13
申请人： 도쿄엘렉트론가부시키가이샤 , 가부시끼가이샤 도시바
发明人： 미무라다카노리 , 나가세키가즈야 , 사카이이쓰코 , 오히와도쿠히사
IPC分类号： H01L21/302
CPC分类号： H01L21/32137 , H01J37/32082 , H01J37/32091 , H01J37/32165 , H01J37/3266 , H01J2237/3347 , H01L21/3065 , H01L21/3081
摘要： This invention provides the following high-rate silicon etching method. An object to be processed W having a silicon region is so set as to be in contact with a process space in a process chamber that can be held in vacuum. An etching gas is introduced into the process space to form a gas atmosphere at a gas pressure of 13 Pa to 1,333 Pa (100 mTorr to 10 Torr). A plasma is generated upon application of RF power. In the plasma, the sum of the number of charged particles such as ions and the number of radicals increases, and etching of the silicon region is performed at a higher rate than in conventional etching.
摘要翻译：本发明提供以下高速硅蚀刻方法。将具有硅区域的被处理物W设定为与能够保持在真空中的处理室内的处理空间接触。蚀刻气体被引入到处理空间中以在13Pa到1333Pa（100mTorr到10Torr）的气压下形成气体气氛。在施加RF功率时产生等离子体。在等离子体中，诸如离子的带电粒子的数量和自由基的数量的总和增加，并且硅区域的蚀刻以比常规蚀刻更高的速率进行。＆lt;图像＆GT;

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