专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

41. 发明授权

KR1019910005400B1 다층레지스트를 이용한 자기정합형 갈륨비소 전계효과트랜지스터의 제조방법 失效
标题翻译：使用多层照相电阻的自对准GAAS FET的制造方法
公开(公告)号：KR1019910005400B1
公开(公告)日：1991-07-29
申请号：KR1019880011473
申请日：1988-09-05
申请人： 한국전자통신연구원
发明人： 심규환 , 최영규 , 양전욱 , 이진희 , 강진영
IPC分类号： H01L29/78
CPC分类号： H01L29/66878 , H01L21/28587 , Y10S148/10 , Y10S438/951
摘要： The melthod comprises the steps of applying a multi-layer photoresist on a GaAs wafer (101), reduction-transferring a shape of the upper layer of photoresist (109) to the intermediate layer of photoresist (107) and depositing an oxide film (108) transferring a shape of gate to the lower layer of photoresist (105), lateral-etching the photoresist (105) and depositing a tungsten silicide film (113); and forming a T type gate (114), a Si ion implant layer (115), an oxide film (117) and a metallic wire (118).
摘要翻译：熔融法包括以下步骤：在GaAs晶片（101）上施加多层光致抗蚀剂，将光致抗蚀剂（109）的上层的形状还原转移到光致抗蚀剂（107）的中间层，并沉积氧化膜（108 ）将栅极的形状转移到光致抗蚀剂（105）的下层，横向蚀刻光致抗蚀剂（105）并沉积硅化钨膜（113）; 以及形成T型栅极（114），Si离子注入层（115），氧化膜（117）和金属线（118）。

42. 发明授权

KR101903509B1 전계효과형 화합물반도체소자의 제조방법 有权
公开(公告)号：KR101903509B1
公开(公告)日：2018-10-05
申请号：KR1020120075571
申请日：2012-07-11
申请人： 한국전자통신연구원
发明人： 윤형섭 , 민병규 , 임종원 , 안호균 , 이종민 , 김성일 , 문재경 , 남은수
IPC分类号： H01L21/336 , H01L29/778
CPC分类号： H01L21/28008 , H01L21/28587 , H01L29/42316 , H01L29/66863
摘要： 본발명은소자의누설전류를감소시키고소자의항복전압이개선된고성능의전계효과형화합물반도체소자의제조방법에관한것으로, 상기전계효과형화합물반도체소자의제조방법은기판상에, 활성층과, 오믹층을적층하고, 상기오믹층상에제1 산화막층을형성하는단계와, 상기제1 산화막층, 상기오믹층및 상기활성층의소정영역에수직으로메사영역을형성하는단계; 상기메사영역에질화막을증착하여질화막층을형성한후, 상기메사영역을평탄화하는단계; 상기제1 산화막층상에오믹전극을형성하는단계와, 상기오믹전극이형성된반도체기판상에제2 산화막층을형성한후, 미세게이트레지스트패턴을형성하고, 제1산화막층, 질화막층및 제2 산화막층의 3층절연층을건식식각하여언더컷(under-cut) 형상의프로파일을갖는미세게이트패턴을형성하는단계와, 상기미세게이트패턴이형성된반도체기판상에공중합체레지스트를도포하여감마형게이트전극의헤드패턴을형성하여게이트리세스영역을형성하는단계및 상기게이트리세스영역이형성된반도체기판상에내열성금속을증착하여감마형게이트전극을형성하는단계를포함한다.

43. 发明公开

KR1020080052136A 부정형 고 전자 이동도 트랜지스터 제조방법 失效
标题翻译：制造高分子电子移动晶体管的方法
公开(公告)号：KR1020080052136A
公开(公告)日：2008-06-11
申请号：KR1020070021795
申请日：2007-03-06
申请人： 한국전자통신연구원
发明人： 임종원 , 안호균 , 지홍구 , 장우진 , 문재경 , 김용원 , 김해천 , 유현규
IPC分类号： H01L29/778
CPC分类号： H01L29/66462 , H01L21/28587 , H01L23/3171 , H01L29/42376
摘要： A method for fabricating a pseudomorphic high electron mobility transistor is provided to reduce capacitance between a gate and a source and between a gate and a drain by leaving a passivation layer only in a partial region under the head of a gate electrode. Source and drain electrodes(12a,12b) are formed on a substrate(11) having an epitaxial growth layer. A passivation layer is formed on the resultant structure. After a first photoresist layer is formed on the passivation layer, the first photoresist layer and the passivation layer are patterned to expose the upper portion of the substrate by using a mask pattern. After the first photoresist layer on the passivation layer is removed, a second photoresist layer having a fine pattern narrower than the pattern of the passivation layer is formed on the resultant structure. After the remaining passivation layer is etched, the second photoresist layer is removed. After a third photoresist layer of a multilayered structure is formed on the resultant structure, the third photoresist layer is patterned to form a gate electrode(20) of a T shape. The upper portion of the substrate is etched by using the passivation layer etched by the fine pattern to form a recess in the upper surface of the substrate. After metal for a gate electrode is deposited on the resultant structure, the third photoresist layer and the metal for the gate electrode are removed to form a gate electrode of a T shape connected to the substrate by the recess.
摘要翻译：提供了一种用于制造伪像高电子迁移率晶体管的方法，以通过仅在栅电极的头部下方的局部区域中留下钝化层来减小栅极和源极之间以及栅极和漏极之间的电容。源极和漏极电极（12a，12b）形成在具有外延生长层的衬底（11）上。在所得结构上形成钝化层。在钝化层上形成第一光致抗蚀剂层之后，通过使用掩模图案，将第一光致抗蚀剂层和钝化层图案化以暴露衬底的上部。在除去钝化层上的第一光致抗蚀剂层之后，在所得结构上形成具有比钝化层图案窄的精细图案的第二光致抗蚀剂层。在蚀刻剩余的钝化层之后，去除第二光致抗蚀剂层。在所得结构上形成第三光致抗蚀剂层的多层结构之后，对第三光致抗蚀剂层进行构图以形成T形栅电极（20）。通过使用由精细图案蚀刻的钝化层来蚀刻衬底的上部，以在衬底的上表面中形成凹陷。在所得结构上沉积用于栅电极的金属之后，去除第三光致抗蚀剂层和用于栅电极的金属，以形成通过凹部连接到基板的T形栅电极。

44. 发明授权

KR100761232B1 배리어층을 이용하는 반도체 장치 有权
标题翻译：使用阻挡层的半导体器件
公开(公告)号：KR100761232B1
公开(公告)日：2007-09-28
申请号：KR1020027014516
申请日：2001-04-20
申请人： 엔엑스피 유에스에이, 인코포레이티드
发明人： 코스타쥴리오 , 셔만어니스트 , 코디니레스더블유. , 마틴즈마리노제이.
IPC分类号： H01L29/78
CPC分类号： H01L29/66871 , H01L21/28587 , H01L29/475 , H01L29/66462
摘要： 인핸스먼트 모드 반도체 장치는 상기 장치의 게이트 전극과 상기 게이트 전극 아래의 반도체 기판 사이에 배치된 배리어층을 갖는다. 상기 배리어층은 상기 게이트 전극 아래의 상기 기판의 부분이 인핸스먼트 모드에서 동작하도록 게이트 전극-배리어층-기판 계면의 쇼트키 배리어 높이(Schottky barrier height)를 증가시킨다. 상기 배리어층은 특히 화합물 반도체 전계 효과 트랜지스터들에 유용하며, 상기 배리어층을 위한 바람직한 재료들은 알루미늄 갈륨 아세나이드 및 인듐 갈륨 아세나이드를 포함한다.
배리어층, 인핸스먼트 모드, 채널 배리어 높이

45. 发明授权

KR100731800B1 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR100731800B1
公开(公告)日：2007-06-25
申请号：KR1020060033406
申请日：2006-04-13
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 아마스가히로타카 , 시가토시히코 , 쿠니이테쓰오 , 오쿠토모키
IPC分类号： H01L21/20 , H01L29/47
CPC分类号： H01L29/475 , H01L21/28581 , H01L21/28587 , H01L29/42316
摘要： 쇼트키 전극의 내습성을 향상할 수 있는 반도체 장치를 얻는다. 쇼트키 전극인 게이트 전극(8)은, TaNx층(6)과 Au층(7)을 가지고 있다. TaNx층(6)은, Au층(7)과 기판(100) 사이에서 원자가 확산하는 것을 방지하기 위한, 배리어 메탈로서 기능한다. TaNx은 Si을 포함하지 않기 때문에, Si를 포함하는 WSiN보다도 내습성이 높다. 그 때문에 게이트 전극(8)은, WSiN층을 가지는 종래의 게이트 전극에 비해 내습성이 높다. 또한 질소 함유율 x을 0.8미만으로 설정함으로써, 종래의 게이트 전극에 비해 쇼트키 특성이 대폭 저하하는 것을 피할 수 있다. 또는, 질소 함유율 x이 0.5이하의 범위내에서는, 종래의 게이트 전극보다도 쇼트키 특성을 향상시킬 수 있다.
게이트 전극, 쇼트키 특성, 질소 함유율, 배리어 메탈
摘要翻译：获得能够改善肖特基电极的耐湿性的半导体器件。作为肖特基电极的栅电极8具有TaNx层6和Au层7。 TaN x层6用作阻挡金属以防止原子在Au层7和衬底100之间扩散。由于TaNx不含Si，因此比含Si的WSiN具有更高的耐湿性。因此，与具有WSiN层的传统栅电极相比，栅电极8具有更高的防潮性。此外，通过将氮含量x设定为小于0.8，与常规栅极电极相比，可以避免肖特基特性显着降低。或者，在氮含量x为0.5或更小的范围内，肖特基特性可以比常规栅电极改善得更多。

46. 发明公开

KR1020070019691A 디바이스 제조 방법 및 방사선 감응재를 포함한 기판 有权
标题翻译：装置制造方法和包含辐射敏感材料的基板
公开(公告)号：KR1020070019691A
公开(公告)日：2007-02-15
申请号：KR1020067016877
申请日：2005-02-22
申请人： 에이에스엠엘 네델란즈 비.브이.
发明人： 펠렌스,루디,얀,마리아
IPC分类号： H01L21/027 , H01L21/336
CPC分类号： G03F7/004 , H01L21/0272 , H01L21/28587
摘要： 전자기 방사선을 이용한 단일 스테이지 노광 공정에서 T-게이트를 생산하는 방법이 개시된다.

47. 发明公开

KR1020050046007A 미세 Ｔ형 전극의 제조 방법 有权
标题翻译：微型T形电极制造方法
公开(公告)号：KR1020050046007A
公开(公告)日：2005-05-17
申请号：KR1020057002493
申请日：2003-08-04
申请人： 후지쯔 가부시끼가이샤
发明人： 사와다켄
IPC分类号： H01L21/336
CPC分类号： H01L29/42316 , H01L21/28 , H01L21/28587
摘要： A method for fabricating a micro T-shaped electrode at low cost with high throughput. The method comprises a multilayer resist forming step of forming a multilayer resist including an ultraviolet-sensitive resist layer sensitive to ultraviolet radiation as an uppermost layer on a T-shaped gate electrode forming surface, an uppermost layer opening forming step of forming an uppermost layer opening by applying ultraviolet radiation to the multilayer resist and patterning only the ultraviolet-sensitive resist layer, an uppermost layer opening reducing step of reducing the diameter of the uppermost layer opening formed in the ultraviolet-sensitive resist layer by applying a resist pattern thickening material to the ultraviolet- sensitive resist layer, a lowermost layer opening forming step of forming a lowermost layer opening extending through the multilayer resist in the lowermost layer of the multilayer resist by transferring the uppermost layer opening formed in the ultraviolet-sensitive resist layer to a lower layer, a lowermost layer opening reducing step of reducing the size of the lowermost layer opening in the lowermost layer of the multilayer resist, and a T-shaped electrode forming step of forming a T-shaped electrode in the opening extending through the multilayer resist.
摘要翻译：一种低成本，高生产能力的微型T型电极的制造方法。该方法包括：形成多层抗蚀剂的步骤，该方法包括在T形栅电极形成表面上作为最上层的紫外线辐射敏感的紫外线敏感抗蚀剂层，最上层开口形成步骤，形成最上层开口通过对多层抗蚀剂施加紫外线照射并仅图案化紫外线敏感性抗蚀剂层，最上层开口缩小步骤，通过将抗蚀剂图案增厚材料施加到所述紫外线敏感抗蚀剂层上而减小形成在紫外线敏感抗蚀剂层中的最上层开口的直径紫外线敏感性抗蚀剂层，最下层开口形成步骤，通过将形成在紫外线敏感剂层中的最上层开口转移到下层，形成延伸穿过多层抗蚀剂的最下层中的多层抗蚀剂的最下层开口; 减少t的最下层开口减少步骤在多层抗蚀剂的最下层中的最下层开口的尺寸和在延伸穿过多层抗蚀剂的开口中形成T形电极的T形电极形成步骤。

48. 发明授权

KR100358453B1 반도체장치및그제조방법 失效
公开(公告)号：KR100358453B1
公开(公告)日：2003-01-24
申请号：KR1019980007095
申请日：1998-03-04
申请人： 오끼 덴끼 고오교 가부시끼가이샤
发明人： 니타요시키
IPC分类号： H01L21/336
CPC分类号： H01L29/66863 , H01L21/28581 , H01L21/28587 , H01L29/42316 , H01L29/475
摘要： In a method for fabricating a semiconductor device, an insulating layer is formed on a semiconductor substrate, then a resist layer is formed on the insulating layer to have an opening therein. Next, removing the insulating layer at the bottom of the opening, then a reflow process is performed to the resist layer to have a curved surface thereon.
摘要翻译：在用于制造半导体器件的方法中，在半导体衬底上形成绝缘层，然后在绝缘层上形成抗蚀剂层以在其中具有开口。接下来，去除开口底部的绝缘层，然后对抗蚀剂层执行回流工艺以在其上具有弯曲表面。

49. 发明公开

KR1020010078191A 화합물 반도체 소자 및 그 제조 방법 无效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020010078191A
公开(公告)日：2001-08-20
申请号：KR1020010004510
申请日：2001-01-31
申请人： 소니 주식회사
发明人： 이치로하세
IPC分类号： H01L29/772
CPC分类号： H01L29/66462 , H01L21/28587 , H01L29/1029 , H01L29/7785
摘要： PURPOSE: To provide a semiconductor device which excludes a difficulty in forming a diffusion layer with high accuracy, in which a Vth control operation is performed easily, in which the influence of a depletion layer on the surface of a semiconductor is reduced, in which the carrier density of a channel layer is ensured, and which restrains an increase in the resistance between a source electrode and a gate electrode. CONSTITUTION: The semiconductor device is provided with a channel layer 14 which is composed of a semiconductor so as to be used as a current passage between the source electrode and a drain electrode. The semiconductor device is provided with a first barrier layer 15 which is formed on the channel layer 14 so as to be composed of a semiconductor whose electron affinity is smaller than that of the channel layer 14. The semiconductor device is provided with a first gate contact layer 24 which comprises a first-conductivity-type low-resistance region composed of a semiconductor containing a first-conductivity-type impurity at a high concentration, in which the sum of its electron affinity and the band gap is by 1.3 eV or more larger than the electron affinity of the channel layer 14 and which is formed on the first barrier layer 15. The semiconductor device is provided with the source electrode 18 and the drain electrode 19 which are formed on the first barrier layer 15 by sandwiching the gate electrode 20.
摘要翻译：目的：提供一种半导体器件，其排除了难以形成难以形成扩散层的难题，其中容易执行Vth控制操作，其中耗尽层对半导体表面的影响减小，其中确保沟道层的载流子密度，并且抑制源电极和栅电极之间的电阻的增加。构成：半导体装置设置有沟道层14，沟道层14由半导体构成，以便用作源电极和漏电极之间的电流通路。半导体器件设置有形成在沟道层14上的第一势垒层15，以由电子亲和力小于沟道层14的半导体构成。半导体器件设置有第一栅极接触层24包括由包含高浓度的第一导电型杂质的半导体构成的第一导电型低电阻区域，其中电子亲和力和带隙之和为1.3eV以上比沟道层14的电子亲和力高，形成在第一阻挡层15上。半导体器件设置有通过夹着栅电极20形成在第一阻挡层15上的源电极18和漏电极19 。

50. 发明授权

KR100275094B1 반도체 장치 및 그 제조방법 失效
标题翻译：用于制造半导体器件的半导体器件和方法
公开(公告)号：KR100275094B1
公开(公告)日：2000-12-15
申请号：KR1019980018799
申请日：1998-05-25
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 우도모토준이치 , 고마루마키오
IPC分类号： H01L29/80
CPC分类号： H01L29/66863 , H01L21/28587 , H01L23/4824 , H01L24/06 , H01L29/42316 , H01L29/812 , H01L2224/48091 , H01L2224/49175 , H01L2924/12032 , H01L2924/1306 , H01L2924/14 , H01L2924/15787 , H01L2924/3011 , H01L2924/00014 , H01L2924/00
摘要： 종래의 빗살모양 트랜지스터에서는, 각 트랜지스터셀 사이의 특성이나 임피던스의 불일치등의 원인에 의해 DC 또는 고주파 인가시에 발진한다고 하는 문제가 있었다.
본 발명은, 인접하는 트랜지스터셀 사이에서의 게이트 버스8 부분을, 트랜지스터셀 사이에서 생기는 발진을 방지하기 위한 저항9으로 형성한다. 이에 의해, 상기 저항9이 이득손실분으로서 작용하기 때문에, 트랜지스터셀 사이 특성의 언밸런스에 기인하는 발진을 캔슬할 수 있어, 그 결과, 트랜지스터의 합성효율을 향상할 수 있다고 하는 효과가 있다.

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式