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41. 发明授权

KR100848255B1 메모리 허브 및 메모리 시스템 실행 모니터링을 위한 방법 失效
标题翻译：内存集线器和内存系统性能监控方法
公开(公告)号：KR100848255B1
公开(公告)日：2008-07-25
申请号：KR1020067013098
申请日：2004-12-15
申请人： 마이크론 테크놀로지, 인코포레이티드
发明人： 제데로흐,요셉,엠.
IPC分类号： G06F12/00
CPC分类号： G06F13/161 , G06F11/3409 , G06F11/3466 , G06F11/348 , G06F11/3485 , G06F11/349 , G06F13/1694 , G06F2201/88 , G06F2201/885
摘要： 메모리 모듈은 몇 개의 메모리 디바이스들에 결합된 메모리 허브를 포함한다. 메모리 허브는 하나 이상의 시스템 메트릭들, 예를 들면, 페이지 히트율, 프리페치 히트들의 수 또는 퍼센티지, 캐시 히트율 또는 퍼센티지, 판독률, 판독 요청들의 수, 기입율, 기입 요청들의 수, 메모리 버스 이용률 또는 퍼센티지, 로컬 허브 요청률 또는 수, 및 원격 허브 요청률 또는 수를 추적하는 적어도 하나의 실행 카운터를 포함한다.
메모리 허브, 컴퓨터 시스템, 메모리 디바이스

42. 发明授权

KR100754153B1 어카운팅 방법 및 프로세서 失效
标题翻译：用于确定同时多线程SMT处理器中每个线程处理器资源利用的会计方法和逻辑
公开(公告)号：KR100754153B1
公开(公告)日：2007-09-03
申请号：KR1020057017727
申请日：2004-04-14
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 암스트롱윌리엄요셉 , 플로이드마이클스티븐 , 레이트너래리스코트 , 칼라로날드닉 , 신하로이발라람
IPC分类号： G06F9/06
CPC分类号： G06F9/3851 , G06F9/50 , G06F11/3419 , G06F11/348 , G06F2201/88 , G06F2201/885
摘要： 본 발명에 따른 SMT(simultaneous multi-threaded) 프로세서 내에서의 퍼스레드(PER-THREAD) 프로세서 자원 사용을 판정하는 로직 및 어카운팅 방법은 프로그램 및 프로그램 내의 스레드에 의한 프로세서 자원 사용량에 대한 어카운팅 메커니즘을 제공한다. 상대적인 자원 사용이 프로세서 내에서 활성화된 복수의 스레드에 대한 인스트럭션 디스패치를 검출함으로써 검출되는데, 이것은 프로세서 자원을 차지하고 있는 유휴 스레드를 포함할 수도 있다. 만약 인스트럭션이 모든 스레드에 대해 디스패치되거나 어떠한 스레드에 대해서도 디스패치되지 않으면, 프로세서 사이클은 모든 사이클에 균일하게 제공된다. 이와 달리 어떠한 스레드도 디스패치 상태에 있지 않으면, 이전 상태를 이용하거나 또는 스레드의 우선 순위 레벨의 비율에 따라서 어카운팅이 이루어진다. 만약 하나의 스레드만 디스패칭되면, 그 스레드는 전체 프로세서 사이클을 어카운팅받는다. 만약 복수의 스레드가 디스패칭되되 모든 스레드보다는 적은 스레드가 디스패칭되면(두 개의 스레드 이상을 지원하는 프로세서에서), 프로세서 사이클이 디스패칭 스레드에 걸쳐서 고르게 부과된다. 스레드에 대한 복수의 디스패치가 검출될 수 있고 각 스레드에 대해 부분적인 자원 사용량이 판정될 수 있으며, 카운트가 그들의 부분적인 사용량에 따라서 갱신될 수도 있다.

43. 发明授权

KR100314417B1 롱 캐시 적중실패의 영향을 최소화하는 적응형 방법 및 시스템 失效
标题翻译：一种自适应方法和系统，以最大限度地减少长时间的错误的影响
公开(公告)号：KR100314417B1
公开(公告)日：2001-11-15
申请号：KR1019990017787
申请日：1999-05-18
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 레빈프랭크엘로이트 , 로스찰리스필립
IPC分类号： G06F11/00
CPC分类号： G06F8/4442 , G06F11/3409 , G06F11/3471 , G06F2201/86 , G06F2201/88 , G06F2201/885 , Y10S707/99953 , Y10S707/99957
摘要： 본발명은컴퓨터처리시스템의실행을개선하기위한성능감시시스템및 방법을개시한다. 현재의소프트웨어기술에서는상이한컴퓨터프로세서플랫폼(platforms)에이식(portability)을용이하게해주는고급언어(high level language)로응용프로그램이작성되고있다. 프로그램이이식성이있기때문에, 최종목적코드가특정컴퓨터프로세서플랫폼상에서가장효율적으로실행하도록만들어져있지않다. 특정응용프로그램의조정이수동으로수행될수 있지만, 이것은시간낭비이며최종사용자는이러한수동조정을거의수행하지않는다. 개시된본 발명은응용프로그램을보다효율적으로실행할수 있도록조정하는자동화된방법을제공한다. 사용자에의해제공되는여러가지시스템파라미터를기초로하여, 개시된본 발명의방법은롱 캐시적중실패(long cache miss)에기인하는심각한지연들이발생하는위치를결정하여응용프로그램을프로파일하는단계, 가장심각한지연들과연관된유효주소들을식별하기위하여유효주소테이블들을구축하는단계, 프로그램시퀀스에서그 위치이전의식별된인스트럭션들의실행을초기화하는프리로드(preload) 또는터치(touch) 인스트럭션들의위치를최적화하는단계, 최적화된변경파일을구축하는단계, 및최적화된변경파일을목적코드에인가하는단계를포함한다. 최적화된변경파일은실시간으로목적코드에삽입될수 있다.

44. 发明公开

KR1020010006188A 마이크로프로세서 기반의 디바이스를 위한 트레이스 캐시 失效
标题翻译：跟踪基于微处理器的设备的缓存
公开(公告)号：KR1020010006188A
公开(公告)日：2001-01-26
申请号：KR1019997009267
申请日：1998-04-07
申请人： 어드밴스드 마이크로 디바이시즈, 인코포레이티드
发明人： 만다니엘피.
IPC分类号： G06F11/00
CPC分类号： G06F11/3636 , G06F11/261 , G06F11/3419 , G06F11/3466 , G06F11/348 , G06F2201/86 , G06F2201/88 , G06F2201/885
摘要： 프로세서장치(102)는명령실행흐름을재구성하기위한정보를제공할수 있는온칩명령트레이스캐시(200)를합체한다. 트레이스정보는정상적인프로세서(104) 동작을정지시키지않고포획될수 있다. 직렬(204) 및병렬(214) 통신채널들은트레이스정보를외부장치들에전달하기위해제공된다. 본발명의발표된실시예에서, 명령흐름을방행하는명령들이보고되는데, 특히목표어드레스가어떤방법으로든데이터에의존하는명령들이다. 예를들면, 목표어드레스가데이터레지스터(또는스택과같은다른메모리위치)로부터제공되는호출명령또는비조건분기명령들은트레이스캐시엔트리가생성되게한다. 많은비조건분기들또는순차적인명령들의경우에, 목표어드레스가명령스트림으로부터완전하게결정될수 있기때문에, 어떤엔트리도트레이스캐시(200)내에배치되지않는다. 명령캐시(200)가제공하는다른정보는트랩또는인터럽트핸들러의목표어드레스, 귀환명령의목표어드레스, 절차귀환으로부터의어드레스들, 태스크식별기들, 및트레이스포획정지/시작정보를포함한다.
摘要翻译：处理器装置102并入片上指令追踪缓存200，片上指令追踪缓存200可提供用于重新配置指令执行流程的信息。跟踪信息可以在不停止正常处理器104操作的情况下被捕获。提供串行204和并行214通信信道用于将跟踪信息传送到外部设备。在本发明公开的实施例中，报告用于发布命令流的命令，特别是目标地址以某种方式依赖于数据的命令。例如，从数据寄存器（或诸如堆栈的另一存储位置）提供目标地址的调用指令或无条件分支指令导致产生跟踪高速缓存条目。在许多无条件分支或顺序指令的情况下，由于可以从指令流完全确定目标地址，所以没有条目被放置在跟踪高速缓存200中。由指令高速缓存200提供的其它信息包括陷阱或中断处理程序的目标地址，返回指令的目标地址，来自过程返回的地址，任务标识符和跟踪陷阱停止/开始信息。

45. 发明授权

KR100269504B1 파이프라인 구조를 가지는 반도체 메모리 디바이스의 데이타 출력 제어 회로(Data Output Control Circuit of Semiconductor Memory Device Having Pipeline Structure) 失效
标题翻译：具有管道结构的半导体存储器件的数据输出控制电路
公开(公告)号：KR100269504B1
公开(公告)日：2000-10-16
申请号：KR1019970001767
申请日：1997-01-22
申请人： 닛본 덴끼 가부시끼가이샤
发明人： 고시까와야스지
IPC分类号： G11C29/00
CPC分类号： G11C29/14 , G06F2201/88 , G11C29/38 , G11C29/50
摘要： In a method of testing a semiconductor memory device having a pipeline structure, a same data is stored in a plurality of memory cells in advance. The stored data are read out from the plurality of memory cells to produce data signals and amplified as the data signals. A determining section determines whether all the data signals are same, to generate a determination result signal. In accordance with the determination result signal, one of signals associated with the amplified data signals and predetermined signals are transferred to an output section in synchronous with a synchronous signal. The output section includes a plurality of output circuits each of which provides, as an indication signal, one of a low level signal, a high level signal and a signal indicative of a high impedance state in response to each of the transferred signals. Therefore, using at least one of the indication signals, whether the plurality of memory cells are correctly operable can be tested.

46. 发明公开

KR1020000011342A 시스템, 게임 포트 인터페이스, 게임 포트 인터페이스 폴링 장치 및 방법 失效
标题翻译：游戏端口接口方法及其设备
公开(公告)号：KR1020000011342A
公开(公告)日：2000-02-25
申请号：KR1019990025102
申请日：1999-06-29
申请人： 알카텔-루센트 유에스에이 인코포레이티드
发明人： 파다비-아데카니자릴 , 포츠데이빗로손 , 소토월터지 , 벨링커아비나쉬
IPC分类号： G06F13/30 , G06F1/00
CPC分类号： G06F3/0383 , G06F1/3215 , G06F1/3259 , G06F11/349 , G06F12/0646 , G06F2201/88 , H04L7/0004 , H04L7/0025 , H04L7/0029 , H04L7/0278 , Y02D10/155 , Y02D10/34 , Y02D50/20
摘要： PURPOSE: A game port interface falling apparatus and method thereof are provided to hold a host processor by low power consumption mode and exactly detect of movement of joystick by using a joystick interface. CONSTITUTION: The game port interface(150) comprises a timing circuit(460) for sensing a state variation of a joystick(400) for interfacing to the game port interface(150), a data bus(157) and an ISA interface(470) for measuring the movement of the joystick(400). The data bus(157) in the game port interface(150) further comprises a first data path(157a) used for the ISA bus interface(470) and a second data path(157b) used for a second processor(154) such as microcontroller, microprocessor and digital signal processor.
摘要翻译：目的：提供游戏端口接口下落装置及其方法，以通过低功耗模式保持主处理器，并通过使用操纵杆界面精确地检测操纵杆的移动。构成：游戏端口接口（150）包括用于感测用于与游戏端口接口（150）接口的操纵杆（400）的状态变化的定时电路（460），数据总线（157）和ISA接口（470 ），用于测量操纵杆（400）的运动。游戏端口接口（150）中的数据总线（157）还包括用于ISA总线接口（470）的第一数据路径（157a）和用于第二处理器（154）的第二数据路径（157b），例如微控制器，微处理器和数字信号处理器。

47. 发明公开

KR1020000005678A 롱 캐시 적중실패의 영향을 최소화하는 적응형 방법 및 시스템 失效
标题翻译：最大限度地减少长时间缓存影响的方法和系统
公开(公告)号：KR1020000005678A
公开(公告)日：2000-01-25
申请号：KR1019990017787
申请日：1999-05-18
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 레빈프랭크엘로이트 , 로스찰리스필립
IPC分类号： G06F11/00
CPC分类号： G06F8/4442 , G06F11/3409 , G06F11/3471 , G06F2201/86 , G06F2201/88 , G06F2201/885 , Y10S707/99953 , Y10S707/99957
摘要： PURPOSE: A method is provided to automatically optimize an application program on a specified hardware platform configuration while performing the optimizing when a final user requires. CONSTITUTION: A method for minimizing an affect of a long cache miss comprises the steps of initializing a computer-programmed performance watch hardware of observing a cache miss; profiling an application program using the performance watch hardware in order to collect cache miss data; constructing valid address tables in a computer memory from the cache miss data; optimizing the application program by determining a place to put pre-load instruction before valid address places of an appending instructions which producing long cache misses in an instruction sequence of the application program object code; constructing the optimized change file in the computer memory according to the determination of the places of the pre-load instructions in the instruction sequence; applying the optimized change file to the application program object code; testing an object code with regard to the optimized long cache misses; and repeating the step of initiating to the step of testing.
摘要翻译：目的：提供一种方法来在最终用户需要时执行优化时自动优化指定硬件平台配置上的应用程序。构成：用于最小化长缓存未命中的影响的方法包括初始化观察高速缓存未命中的计算机编程的性能观察硬件的步骤; 使用性能观察硬件对应用程序进行分析，以收集缓存未命中数据; 从缓存未命中数据构建计算机存储器中的有效地址表; 通过在应用程序对象代码的指令序列中确定产生长缓存器未命中的附加指令的有效地址位置之前的预加载指令的位置来优化应用程序; 根据指令序列中预加载指令的位置的确定，在计算机存储器中构建优化的改变文件; 将优化的变更文件应用于应用程序对象代码; 针对优化的长缓存未命中测试目标代码; 并重复启动到测试步骤的步骤。

48. 发明公开

KR1019990082730A 프로세서내의 명령 프로그레스를 모니터링하기 위한 시스템 및방법 失效
标题翻译：在处理器中监控指导进度的系统和方法
公开(公告)号：KR1019990082730A
公开(公告)日：1999-11-25
申请号：KR1019990008418
申请日：1999-03-12
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 레빈프랭크엘리엇 , 무어로이스튜어트 , 로스챨스필립 , 웰본에드워드허그
IPC分类号： G06F11/28
CPC分类号： G06F9/3865 , G06F9/3824 , G06F9/3867 , G06F11/348 , G06F2201/81 , G06F2201/86 , G06F2201/88 , G06F2201/885
摘要： 복수의내부스테이지를통해명령을처리하기위해사용가능한프로세서는각 스테이지에서프로세스의처리결과또는스테이지가명령을처리할수 없었던이유인이유코드를생성할것이다. 그리고나서, 그결과또는이유코드는후속스테이지로패스되어, 명령을처리하려고시도할것이다. 제2 스테이지가그 자신의결과를생성할수 없고유휴상태(idle)일때 이유코드를포워드할것이다. 제2 스테이지는유휴상태는아니고결과를생성할수 없을때 자신의이유코드를생성하고, 이이유코드를포워드할것이다.

49. 发明授权

KR100212594B1 플래시 메모리 시험장치 失效
标题翻译：闪存测试设备
公开(公告)号：KR100212594B1
公开(公告)日：1999-08-02
申请号：KR1019940022698
申请日：1994-09-09
申请人： 가부시키가이샤 아드반테스트
发明人： 사토신야 , 오오시마히로미
IPC分类号： G01R31/28
CPC分类号： G11C29/44 , G01R31/31935 , G06F2201/88
摘要： A flash memory testing apparatus is capable of testing a flash memory while maintaining the conventional memory test functions. The flash memory testing apparatus obtains the number of programming pulses applied to each address of the flash memory. The flash memory testing apparatus executes the following steps: comparing a readout data of the flash memory under test under a writing or erasing test with an expected data output from a test pattern generator, outputting a failure signal to a failure analysis memory to store the failure data in a memory part in the failure memory in case where readout data does not coincide with an expected data, and outputting a pass signal when the readout data coincides with the expected data. The flash memory testing system has a counter for counting the number of programming pulses or erasing pulses and supplying the count data to the memory part of the failure analysis memory.

50. 发明授权

KR100212256B1 시스템 스캔 경로 구조물 및 방법 失效
标题翻译：系统扫描路径架构
公开(公告)号：KR100212256B1
公开(公告)日：1999-08-02
申请号：KR1019900012406
申请日：1990-08-09
申请人： 텍사스 인스트루먼츠 인코포레이티드
发明人： 리미.훼트셀
IPC分类号： G06F11/22
CPC分类号： G06F11/2294 , G01R31/318558 , G06F2201/88
摘要： A system scan path architecture is provided by a device select module (DSM) (18) which may be used in conjunction with associated circuits (16a-b) to select secondary scan paths (PATH1-m) on each circuit for coupling with a primary scan path on a test bus (14). The test bus (14) is controlled by a primary bus master (12). Remote bus masters may be used in conjunction with the DSMs (18) to provide serial-scan testing independent of the primary bus master (12).

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