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31. 发明授权

KR101201673B1 수동 매트릭스-어드레스 가능한 메모리 장치 失效
标题翻译：被动矩阵可寻址存储器
公开(公告)号：KR101201673B1
公开(公告)日：2012-11-15
申请号：KR1020080063306
申请日：2008-07-01
申请人： 한국과학기술원
发明人： 이희철 , 김우영 , 이용수 , 가두연 , 김상율
IPC分类号： H01L29/41
摘要： 본 발명은 수동 매트릭스 어드레스 가능한 메모리 장치에 관한 것이다.
본 발명에 따른 수동 매트릭스 어드레스 가능한 메모리 장치는 하나 이상의 평행한 제1 전극라인, 제1 전극라인에 대하여 교차하는 방향으로 형성된 하나 이상의 평행한 제2 전극라인, 제1 및 제2 전극라인 사이에 형성되고, 히스테리시스를 나타내는 전기적으로 분극 가능한 물질을 포함하는 메모리부 및 메모리부와 제1 전극라인 사이에 형성되어 소정 범위의 인가되는 전압에 대해서 일방향으로만 전류가 흐르는 방향성을 갖되 인가되는 전압이 소정의 문턱전압 이상인 경우에는 전류 전도도가 증가되는 특성을 갖는 스위치부를 포함한다.
본 발명에 따른 메모리 장치는 메모리부에 인가되는 간섭전압의 크기를 감소시킴으로써 간섭전압에 노출되는 횟수가 증가되더라도 각 메모리 셀에 저장된 데이터 상태를 유지 시킬 수 있다.
강유전체, 일렉트렛, 전기적 간섭, 수동 매트릭스, 스위치

32. 发明公开

KR1020120054881A 3개의 단자를 갖는 공진기 및 그 제조 방법 有权
标题翻译： 3端子谐振器及其方法
公开(公告)号：KR1020120054881A
公开(公告)日：2012-05-31
申请号：KR1020100116247
申请日：2010-11-22
申请人： 삼성전자주식회사 , 고려대학교 산학협력단
发明人： 송인상 , 황성우 , 박윤권 , 주병권 , 이재성 , 신제식 , 김희태
IPC分类号： H01P7/10 , B82Y10/00 , B82Y40/00 , H01L29/423 , H01L29/66 , H01L29/06 , H01L29/10 , H01L29/41 , H01L29/78 , H03H9/02
CPC分类号： H01L29/0676 , B82Y10/00 , B82Y40/00 , H01L29/1033 , H01L29/413 , H01L29/42376 , H01L29/4238 , H01L29/66439 , H01L29/785 , H03D1/18 , H03D3/26 , H03D7/12 , H03H2009/02314 , H01P7/10
摘要： PURPOSE: A resonator including three terminals and a manufacturing method thereof are provided to operate An RF device with low power by including a nano wire. CONSTITUTION: A resonator including three terminals includes a substrate, a drain electrode(110), a source electrode(120), and a nano wire(130). The drain electrode is formed on the upper side of the substrate. The source electrode is formed on the upper side of the substrate. The nano wire is separated from the upper side of the substrate. The nano wire is connected to the drain electrode and the source electrode.
摘要翻译：目的：提供包括三个端子的谐振器及其制造方法，以通过包括纳米线来操作具有低功率的RF器件。构成：包括三个端子的谐振器包括衬底，漏电极（110），源电极（120）和纳米线（130）。漏电极形成在基板的上侧。源电极形成在基板的上侧。纳米线与衬底的上侧分离。纳米线连接到漏电极和源电极。

33. 发明公开

KR1020090042739A 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR1020090042739A
公开(公告)日：2009-04-30
申请号：KR1020080104746
申请日：2008-10-24
申请人： 가부시끼가이샤 도시바
发明人： 다까기가즈따까
IPC分类号： H01L29/417 , H01L29/41
CPC分类号： H01L29/41758 , H01L21/8213 , H01L21/8252 , H01L21/84 , H01L27/0605 , H01L29/0696 , H01L29/1608 , H01L29/2003 , H01L29/4238 , H01L29/772
摘要： A semiconductor device is provided to facilitate a heat dissipation of a semiconductor device having a high power density and a high exothermic density. A semiconductor device comprises a substrate(10), a gate electrode(24), a source electrode(20), a drain electrode(22), gate terminal electrodes(G1~G4), source terminal electrodes(S1~S5), a drain terminal electrode(D), active regions(AA1~AA5), an inactive region, and via holes(SC1~SC5). The gate electrode is arranged on a first surface of the substrate, and has a plurality of fingers. The gate terminal electrode is arranged on the first surface of the substrate. The active region is arranged on the substrate under the gate electrode, the source electrode, and the drain electrode. The inactive region is adjacent to the active region. The via holes are connected to the source terminal electrode.
摘要翻译：提供半导体器件以便于具有高功率密度和高放热密度的半导体器件的散热。半导体器件包括衬底（10），栅电极（24），源极（20），漏极（22），栅极电极（G1〜G4），源极端子电极（S1〜S5），漏极端子电极（D），有源区域（AA1〜AA5），非活性区域和通孔（SC1〜SC5）。栅电极设置在基板的第一表面上，并且具有多个指状物。栅极端子电极设置在基板的第一表面上。有源区布置在栅电极，源电极和漏电极下的衬底上。非活动区域与活动区域相邻。通孔连接到源极端子电极。

34. 发明公开

KR1020080059602A 스위칭 소자 失效
标题翻译：开关元件
公开(公告)号：KR1020080059602A
公开(公告)日：2008-06-30
申请号：KR1020087010074
申请日：2006-09-25
申请人： 내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지 , 후나이 일렉트릭 어드밴스드 어플라이드 테크놀로지 리서치 인스티튜트 인코포레이티드
发明人： 나이토,야스히사 , 호리카와,마사요 , 아베,히데카즈 , 시미즈,테츠오 , 미즈타니,와타루 , 후루타,시게오 , 오노,마사토시 , 다카하시,츠요시
IPC分类号： H01L27/02 , H01L29/40 , H01L29/41 , B82Y10/00
CPC分类号： H01L45/1226 , H01L45/04 , H01L45/12
摘要： A switching element (100) includes an insulating substrate (10); a first electrode (20) arranged on the insulating substrate (10); a second electrode (30) arranged on the insulating substrate (10); and an interelectrode space (40), which is arranged between the first electrode (20) and the second electrode (30) and has a distance (G) satisfying 0nm
摘要翻译：开关元件（100）包括绝缘基板（10）; 布置在所述绝缘基板（10）上的第一电极（20）; 布置在绝缘基板（10）上的第二电极（30）; 以及布置在第一电极（20）和第二电极（30）之间并且在第一电极（20）和第二电极（20）之间具有满足0nm

35. 发明授权

KR100348578B1 개선된 플레이트 전극을 갖는 반도체 소자 및 그 제조 방법 失效
标题翻译：具有改进板电极的半导体器件及其制造方法
公开(公告)号：KR100348578B1
公开(公告)日：2002-08-13
申请号：KR1019990061041
申请日：1999-12-23
申请人： 동부전자 주식회사
发明人： 이창권
IPC分类号： H01L29/41
摘要： 본발명은단위셀어레이구조에서플레이트전극을단위셀의라인단위로분할함으로써단위셀라인단위로기판전위를인가할수 있도록한 반도체소자및 그제조기법에관한것으로, 이를위하여본 발명은, 기판전체또는기판을다수개로분할한블록단위로기판플레이트를제공하는종래의반도체소자와는달리, 기판으로 SOI막또는 npn 층을사용하고, 트랜치분리막을이용하여기판플레이트전극을라인형태(즉, 라인단위로일련하는단위셀라인)로분리시키는구조를채용하여, 종래방법에서와같이기판전체또는블록전체에기판전위를인가하지않고, 단위셀라인단위로기판전위를인가함으로써, 반도체소자의전력소모억제, 판독데이터의정확도개선, 단위셀의선택용이, 래치업등의신뢰성향상, 단차억제등과같은여러가지효과를얻을수 있는것이다.

36. 发明授权

KR100260363B1 반도체 소자의 게이트 전극 및 그 형성방법 失效
标题翻译：半导体器件的栅极电极及其形成方法
公开(公告)号：KR100260363B1
公开(公告)日：2000-07-01
申请号：KR1019970044903
申请日：1997-08-30
申请人： 에스케이하이닉스 주식회사
发明人： 박상준 , 고호순
IPC分类号： H01L29/41
摘要： PURPOSE: A gate electrode of a semiconductor device and a method for forming the same are provided to prevent an ion penetration phenomenon by diffusing uniformly dopant ions. CONSTITUTION: A well and a field oxide(32) are formed on a wafer(31). An oxide layer(33), a buffer polysilicon layer(34) doped with the first dopant ions, and a polysilicon layer are laminated sequentially on a predetermined region of the wafer(31). The polysilicon layer is doped with the second dopant ions with a polarity opposite to the first dopant ions of the buffer polysilicon layer(34). In the laminating process, the oxide layer(33) is applied on the wafer(31). The buffer polysilicon layer(34) doped with the first dopant ions is applied on the oxide layer(33). An undoped polysilicon layer is applied on the buffer polysilicon layer(34). The second dopant ions are implanted into the undoped polysilicon layer. A heat treatment process for the wafer(31) is performed. A gate electrode is formed by performing a gate pattering process on the wafer(31).
摘要翻译：目的：提供半导体器件的栅电极及其形成方法，以通过均匀掺杂离子扩散来防止离子穿透现象。构成：在晶片（31）上形成阱和场氧化物（32）。氧化物层（33），掺杂有第一掺杂剂离子的缓冲多晶硅层（34）和多晶硅层依次层叠在晶片（31）的预定区域上。多晶硅层掺杂有与缓冲多晶硅层（34）的第一掺杂剂离子极性相反的极性的第二掺杂剂离子。在层叠工序中，将氧化物层（33）施加在晶片（31）上。掺杂有第一掺杂剂离子的缓冲多晶硅层（34）被施加在氧化物层（33）上。将未掺杂的多晶硅层施加在缓冲多晶硅层（34）上。将第二掺杂剂离子注入到未掺杂的多晶硅层中。执行晶片（31）的热处理工艺。通过对晶片（31）进行栅极图案化处理来形成栅电极。

37. 发明授权

KR100258164B1 반도체 장치 및 그 제조 방법 有权
公开(公告)号：KR100258164B1
公开(公告)日：2000-06-01
申请号：KR1019970049412
申请日：1997-09-27
申请人： 닛본 덴끼 가부시끼가이샤
发明人： 다쯔미도루 , 가사이나오끼 , 모리히데미쯔 , 하다히로미쯔
IPC分类号： H01L29/41
CPC分类号： H01L27/10852 , H01L21/02381 , H01L21/02433 , H01L21/0245 , H01L21/02532 , H01L21/0262 , H01L21/02639 , H01L27/10811 , H01L27/10873 , H01L27/10888
摘要： MOS 트랜지스터의 확산층에 직접 접속된 콘택트 플러그로서 기능하는 실리콘 층이 제공된다. 질화 실리콘층 스페이서 및 필드 산화층에 자기 정합된 N
- 형 확산층의 표면 상에 이방성 선택 에피택셜 성장법에 의해 형성된 N
+ 형 단결정 실리콘층이 직접 접속된다. N
+ 형 단결정 실리콘층의 표면은 이방성 선택 에피택셜 성장법에 의해 형성된 N
+ 형 단결정 실리콘층에 직접 접속된다.

38. 发明公开

KR1020000025632A 반도체 소자의 실린더형 전하저장 전극 형성방법 无效
标题翻译：用于形成半导体器件的圆柱形电荷储存电极的方法
公开(公告)号：KR1020000025632A
公开(公告)日：2000-05-06
申请号：KR1019980042788
申请日：1998-10-13
申请人： 에스케이하이닉스 주식회사
发明人： 여인석
IPC分类号： H01L29/41
摘要： PURPOSE: A method is provided to reduce the occurrence of particles and the deterioration of the property of a capacitor dielectric layer by preventing the phenomenon that apex of a side wall spacer is cut off. CONSTITUTION: An oxide layer(21) is deposited as an interlayer insulation layer on a silicon substrate (20) and an LPCVD oxide layer(21) of an electric charge storage electrode contact region is selected to be etched through a photographic and etching processes. A polysilicon layer(22) is disposed to form a PSG layer(23) on the polysilicon layer(22) as a sacrifice layer. A unit electric charge storage electrode region is defined by etching the PSG layer(23) and the polysilicon layer(22). A side-wall spacer(24) is formed by dry-etching the polysilicon layer(22).
摘要翻译：目的：通过防止侧壁间隔物的顶点被切断的现象，提供了减少电容器电介质层的发生和劣化的方法。构成：在硅衬底（20）上沉积氧化物层（21）作为层间绝缘层，并且通过照相和蚀刻工艺选择电荷存储电极接触区域的LPCVD氧化物层（21）进行蚀刻。设置多晶硅层（22）以在多晶硅层（22）上形成作为牺牲层的PSG层（23）。通过蚀刻PSG层（23）和多晶硅层（22）来限定单位电荷存储电极区域。通过干蚀刻多晶硅层（22）形成侧壁间隔物（24）。

39. 发明公开

KR1019990084727A 반도체장치의 제조방법 失效
公开(公告)号：KR1019990084727A
公开(公告)日：1999-12-06
申请号：KR1019980016694
申请日：1998-05-11
申请人： 현대반도체 주식회사
发明人： 라사균 , 김홍석
IPC分类号： H01L29/41
摘要： 본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 게이트라인 형성 후 종래의 할로이온주입을 실시하고 다시 박막을 형성하여 게이트측벽의 두께를 연장시킨 후 엘디디를 형성하므로서 쇼트채널효과를 억제함은 물론 엘디디 이온주입이나 소스/드레인 이온주입시 채널링효과(channeling effect)를 방지하도록한 더블셀프 에이치엘디디(double self HLDD) 트랜지스터 형성방법에 관한 것이다.
본 발명에 따른 반도체장치의 제조방법은 활성영역과 필드영역을 격리한 제 1 도전형 반도체기판상의 소정부위에 게이트절연막/게이트/캡절연층으로 이루어진 게이트 패턴을 형성하는 단계와, 게이트 하단 모서리 부위의 기판에 제 1 도전형 불순물 제 1 이온층을 형성하는 단계와, 노출된 기판 표면 및 게이트 패턴의 표면 및 측면에 제 1 절연막을 형성하는 단계와, 기판의 전면에 저농도로 제 2 도전형 불순물 이온주입하는 단계와, 게이트 패턴 측면에 형성된 절연막 표면에 제 2 절연막으로 이루어진 게이트측벽을 형성하는 단계와, 기판의 전면에 고농도로 제 2 도전형 불순물 이온주입하는 단계와, 불순물 이온을 확산시키는 단계를 포함하여 이루어진다.

40. 发明公开

KR1019980063792A 접촉 플러그를 갖는 반도체 장치 및 이의 제조 방법 失效
标题翻译：具有接触插塞的半导体器件及其制造方法
公开(公告)号：KR1019980063792A
公开(公告)日：1998-10-07
申请号：KR1019970065924
申请日：1997-12-04
申请人： 닛뽕덴끼 가부시끼가이샤
发明人： 하다히로미쓰 , 모리히데미쓰 , 도루다쓰미 , 가사이나오끼
IPC分类号： H01L29/41
摘要： 일 도전형의 실리콘 기판의 주표면에는 역도전형의 확산층이 형성되며, 상기 실리콘 기판의 주표면은 절연막에 의해 덮힌다. 상기 절연막에는 역도전형의 상기 확산층에 달하는 접촉공이 형성된다. 상기 접촉공에는 접촉 플러그가 설치된다. 상기 접촉 플러그는 상기 접촉공을 충전하며, 또한 역도전형의 상기 확산층에 직접 접속된 역도전형의 제 1 실리콘층과, 상기 제 1 실리콘층에 직접 접촉된 역도전형의 실리콘-게르마늄 합금층과, 상기 실리콘-게르마늄 합금층에 직접 접촉된 역도전형의 제 2 실리콘층을 포함한다. 상기 접촉 플러그에 직접 접촉된 상기 절연막의 표면상에는 배선이 형성된다. 그 결과, 실리콘-게르마늄 합금을 포함하는 저-저항 접촉 플러그에 의해, 상기 확산층간의 접합부에서의 누설의 증대가 억제된다.

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