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    • 32. 发明授权
      KR1019960010758B1 주파수 측정회로 失效
    • 주파수 측정회로
    • 频率测试电路
    • KR1019960010758B1
    • 1996-08-08
    • KR1019940014884
    • 1994-06-27
    • 현대반도체 주식회사
    • 배정환
    • G01R23/15
    • G01R23/15
    • three state buffer(10-12) which respectively pass the upper limit frequency clock signal(CKU), test clock signal(CKT), lower limit frequency clock signal(CKL) when enabled by the output signal of flipflop; a multiplier which multiplies the upper limit frequency clock signal(CKU), test clock signal(CKT), lower limit frequency clock signal(CKL) respectively outputed through the three state buffers(10-12) and cleared by the reset signal(RE) inputted from the outside; flipflops(FF1-FF3) which generate the output by receiving the output signal of the multiplier(13-15) as clock signal; flipflops(FF4), (FF5) which generate the output by receiving the output signal of the flipflop(FF2) as clock signal and by receiving the output signal of the flipflops(FF1),(FF3) as clear signal; an exclusive OR gate(XOR) which outputs the output signals of the flipflops(FF4),(FF5) as test signal(TEST) by exclusive ORing.
    • 当触发器的输出信号使能时，三态缓冲器（10-12）分别通过上限频率时钟信号（CKU），测试时钟信号（CKT），下限频率时钟信号（CKL）; 乘法器，其将通过三个状态缓冲器（10-12）分别输出并由复位信号（RE）清零的上限频率时钟信号（CKU），测试时钟信号（CKT），下限频率时钟信号（CKL） 从外部输入; 触发器（FF1-FF3），其通过接收乘法器（13-15）的输出信号作为时钟信号产生输出; 触发器（FF4），（FF5），其通过接收触发器（FF2）的输出信号作为时钟信号并通过接收触发器（FF1），（FF3）的输出信号作为清除信号而产生输出; 通过异或运算将触发器（FF4），（FF5）的输出信号作为测试信号（TEST）输出的异或门（XOR）。
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