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31. 发明公开

KR1020120030872A 반도체 소자의 제조 방법 无效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020120030872A
公开(公告)日：2012-03-29
申请号：KR1020100092689
申请日：2010-09-20
申请人： 에스케이하이닉스 주식회사
发明人： 김지혜 , 이현진
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/4236 , H01L21/76256 , H01L27/10891
摘要： PURPOSE: A method for manufacturing a semiconductor device is provided to secure the same channel or source/drain distance between cells by forming a junction with the diffusion of dopant included in a PSG layer. CONSTITUTION: A device isolation area defining an active area is formed on a semiconductor substrate. A recess(180) is formed by etching the semiconductor substrate. A gate electrode pattern(190) is formed in he recess. A PSG(Phosphosilicate Glass) layer(200). An impurity included in the PSG layer is diffused to the active area by thermally processing the PSG layer.
摘要翻译：目的：提供一种用于制造半导体器件的方法，以通过与包含在PSG层中的掺杂剂的扩散形成结而确保单元之间的相同沟道或源/漏距离。构成：在半导体衬底上形成限定有源区的器件隔离区。通过蚀刻半导体衬底形成凹部（180）。栅极电极图案（190）形成在其凹部中。 PSG（磷硅玻璃）层（200）。包含在PSG层中的杂质通过热处理PSG层而扩散到有源区。

32. 发明公开

KR1020120004693A 매립 게이트를 포함하는 반도체 소자의 제조 방법 无效
标题翻译：用于制造带有闸门的半导体器件的方法
公开(公告)号：KR1020120004693A
公开(公告)日：2012-01-13
申请号：KR1020100065332
申请日：2010-07-07
申请人： 에스케이하이닉스 주식회사
发明人： 황선환
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/4236 , H01L27/10823 , H01L27/10891 , H01L29/66621
摘要： PURPOSE: A method for manufacturing a semiconductor device with a buried gate is provided to prevent the oxidation of a buried gate by replacing a buried isolation layer, on the top part of a buried gate, with a HDP(High Density Plasma) oxidation layer instead of a SOD(Spin On Dielectric) oxide film. CONSTITUTION: A pad oxide film(11) and a pad nitride layer(12) are formed on a substrate(10). A recess pattern is formed by etching the substrate. A buried gate(18A), which buries a part of the recess pattern, is formed. An anti oxidation layer(19) is formed along the level difference of the overall structure including a buried gate electrode. A TEOS(Tetra Ethyle Ortho Silicate) layer is formed into the thickness of filling the recess pattern on the anti oxidation layer. A void, which is formed in the TEOS layer, is opened through dry etching.
摘要翻译：目的：提供一种用于制造具有掩埋栅极的半导体器件的方法，以通过用掩埋栅极顶部的掩埋隔离层（HDP（高密度等离子体）氧化层）替代来防止掩埋栅极的氧化的SOD（自旋介电）氧化膜。构成：衬底氧化膜（11）和衬垫氮化物层（12）形成在衬底（10）上。通过蚀刻衬底形成凹陷图案。形成埋入凹部图案的一部分的埋入门（18A）。沿着包括掩埋栅电极的整体结构的电平差形成抗氧化层（19）。形成TEOS（四乙酸正硅酸盐）层，使其成为在抗氧化层上填充凹凸图案的厚度。通过干蚀刻打开在TEOS层中形成的空隙。

33. 发明授权

KR101095802B1 반도체 소자 및 그의 제조 방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR101095802B1
公开(公告)日：2011-12-21
申请号：KR1020100001212
申请日：2010-01-07
申请人： 에스케이하이닉스 주식회사
发明人： 김경도
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L27/10891 , H01L27/10876 , H01L27/10879 , H01L29/66795 , H01L29/785
摘要： 본 발명은 매립 게이트를 포함하는 반도체 소자에 있어서 콘택 형성을 위한 공정 마진을 증가시킬뿐만 아니라 생산성을 높일 수 있는 반도체 장치의 제조 방법을 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 단계, 활성영역상에 콘택을 형성하는 단계, 및 콘택 사이에 매립게이트를 형성하는 단계를 포함한다.

34. 发明授权

KR101095745B1 반도체 소자 및 그 제조 방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR101095745B1
公开(公告)日：2011-12-21
申请号：KR1020100031807
申请日：2010-04-07
申请人： 에스케이하이닉스 주식회사
发明人： 김경도
IPC分类号： H01L21/336
CPC分类号： H01L27/10876 , H01L21/823437 , H01L21/823487 , H01L27/10891 , H01L29/4236
摘要： 본 발명은 라인 타입의 활성 영역을 형성한 후에 매립 게이트를 형성함에 있어서, 상기 매립 게이트 중 동작 게이트와 비동작 게이트를 구비하여 상기 비동작 게이트의 게이트 전극층(도전 물질)의 높이를 상기 동작 게이트의 게이트 전극층보다 낮게 형성함으로써 문턱 전압을 높이고 비동작 게이트와 이온 주입된 활성 영역의 오버랩을 방지하여 GIDL(Gate Induced Drain Leakage)을 방지함으로써 반도체 소자의 리프레쉬 특성을 개선할 수 있는 반도체 소자의 제조 방법을 제공한다.

35. 发明授权

KR101087830B1 반도체 소자의 레이아웃 有权
标题翻译：半导体器件布局
公开(公告)号：KR101087830B1
公开(公告)日：2011-11-30
申请号：KR1020090000423
申请日：2009-01-05
申请人： 에스케이하이닉스 주식회사
发明人： 김상헌
IPC分类号： H01L21/336
CPC分类号： H01L27/0207 , H01L27/10855 , H01L27/10873 , H01L27/10888 , H01L27/10891
摘要： 본 발명의 반도체 소자의 레이아웃은 반도체 기판 상에 세로축(L)이 짧고 가로축(W)이 긴 형태의 '┗' 타입의 패턴이 배열된 제 1행 및 상기 제 1행과 이웃하고 상기 세로축을 중심으로 대칭된 형태의 '┛' 타입의 패턴이 배열된 제 2행이 반복배열된 활성영역을 포함하여 하나의 활성영역 상에 하나의 트랜지스터를 형성함으로써 이웃하는 레이어 사이에 브릿지 발생을 줄여 반도체 소자의 특성을 향상시킬 수 있다. 특히, 비트라인 콘택과 접속되는 랜딩플러그를 작게 형성함으로써 워드라인의 공정 마진을 넓혀 채널길이가 증가하고, 이에 따라 랜딩플러그와 워드라인 간의 브릿지 유발을 감소시킬 수 있는 효과를 제공한다.
레이아웃, 1활성영역 1캐패시터

36. 发明公开

KR1020110115968A 게이트 성능 및 채널 길이가 확보된 반도체 집적 회로 장치 无效
标题翻译：高密度半导体集成电路器件获得门控性能和通道长度
公开(公告)号：KR1020110115968A
公开(公告)日：2011-10-24
申请号：KR1020110034635
申请日：2011-04-14
申请人： 에스케이하이닉스 주식회사
发明人： 이명진
IPC分类号： H01L21/8242 , H01L27/108 , H01L21/336 , H01L29/78
CPC分类号： H01L27/10891 , H01L27/108 , H01L27/10844 , H01L27/11
摘要： 게이트 성능 및 채널 길이가 확보된 반도체 집적 회로 장치에 대해 개시한다. 반도체 집적 회로 장치는, 반도체 기판, 상기 반도체 기판에 복수 개가 평행하게 연장되는 워드 라인, 상기 반도체 기판에 복수 개가 평행하게 연장되되, 상기 워드 라인과 각각 교차하도록 배열되어, 복수의 교차부 및 복수 개의 단위 메모리 셀 영역을 한정하는 비트 라인, 및 상기 단위 메모리 셀 영역마다 설치되고, 해당 단위 메모리 셀을 한정하는 한 쌍의 워드 라인중 어느 하나와 전기적으로 연결되면서, 상기 비트 라인 방향으로 적어도 한 부분이 절곡되도록 구성되는 게이트 전극을 포함한다.

37. 发明公开

KR1020110079275A 반도체 메모리 소자 및 그 제조방법 无效
标题翻译：半导体存储器件及其制造方法
公开(公告)号：KR1020110079275A
公开(公告)日：2011-07-07
申请号：KR1020090136293
申请日：2009-12-31
申请人： 주식회사 디비하이텍
发明人： 정희돈
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L27/11521 , G11C16/10 , H01L21/28273 , H01L21/31051 , H01L21/76224 , H01L27/10885 , H01L27/10891
摘要： PURPOSE: A semiconductor memory device and a manufacturing method thereof are provided to simplify a OTP memory device manufacturing process because a new mask is not manufactured. CONSTITUTION: A device isolation film(110) is formed in a semiconductor substrate(100). The first gate insulating film and the first gate(210) are formed on the semiconductor substrate. The second gate insulating film and the second gate(220) are formed in order to cover a boundary face between the semiconductor substrate and the element isolation film. The first impurity region(121) is formed on one side of the gate in the semiconductor substrate. The second impurity region is formed on the semiconductor substrate between the second gate and the first gate.
摘要翻译：目的：提供半导体存储器件及其制造方法，以简化OTP存储器件制造工艺，因为未制造新的掩模。构成：在半导体衬底（100）中形成器件隔离膜（110）。第一栅极绝缘膜和第一栅极（210）形成在半导体衬底上。形成第二栅极绝缘膜和第二栅极（220）以覆盖半导体衬底和元件隔离膜之间的边界面。第一杂质区（121）形成在半导体衬底中的栅极的一侧。在第二栅极和第一栅极之间的半导体衬底上形成第二杂质区域。

38. 发明公开

KR1020110071352A 반도체 소자 및 그의 형성 방법 有权
标题翻译：半导体器件及其形成方法
公开(公告)号：KR1020110071352A
公开(公告)日：2011-06-29
申请号：KR1020090127900
申请日：2009-12-21
申请人： 에스케이하이닉스 주식회사
发明人： 조영만
IPC分类号： H01L21/336 , H01L29/78 , H01L21/28
CPC分类号： H01L27/10876 , H01L21/76897 , H01L27/10855 , H01L27/10891 , H01L21/2255 , H01L29/66348 , H01L29/7813
摘要： PURPOSE: A semiconductor device and forming method thereof are provided to separate a buried gate electrode by dry etching to reduce voids, thereby preventing feature deterioration of the semiconductor device. CONSTITUTION: A semiconductor substrate(100) includes an active area(104) defined by a device separation film(102). A buried gate is formed both sidewalls of a trench formed in the semiconductor substrate. The buried gate includes a buried gate electrode and a protective pattern. A storage electrode contact(136) is connected to the semiconductor substrate and the device separation film of the lower part of the trench. A spacer(134) for a storage electrode contact is formed on both sidewalls of the storage electrode contact.
摘要翻译：目的：提供一种半导体器件及其形成方法，以通过干蚀刻分离掩埋栅电极以减少空隙，从而防止半导体器件的特征劣化。构成：半导体衬底（100）包括由器件分离膜（102）限定的有源区（104）。掩模栅极形成在半导体衬底中形成的沟槽的两个侧壁。掩埋栅极包括掩埋栅电极和保护图案。存储电极触点（136）连接到半导体衬底和沟槽下部的器件分离膜。用于存储电极接触的间隔物（134）形成在存储电极接触件的两个侧壁上。

39. 发明公开

KR1020110047543A 매립형 비트라인을 구비하는 반도체 장치 및 그 제조방법 有权
标题翻译：带有双绞线的半导体器件及其制造方法
公开(公告)号：KR1020110047543A
公开(公告)日：2011-05-09
申请号：KR1020090104213
申请日：2009-10-30
申请人： 에스케이하이닉스 주식회사
发明人： 조윤석
IPC分类号： H01L27/108 , H01L21/8242 , H01L21/336
CPC分类号： H01L27/10885 , H01L27/10876 , H01L27/10891
摘要： PURPOSE: A semiconductor device including a buried bit line and a manufacturing method thereof are provided to reduce resistance by including the buried bit line comprised of a metal silicide film and a metal film. CONSTITUTION: A metal silicide film(109) is formed in a substrate with a trench and is contacted with the sidewall of the trench. A buried bit line(111) is formed on the sidewall of the trench and is comprised of the metal silicide film and a metal film. An impurity region(108) is formed in the substrate and is contacted with the metal silicide film. A separation layer is interposed between the trench surface and the metal film except a contact region between the metal silicide film and the metal film. The resistivity of the buried bit line is lower than the resistivity of the impurity region.
摘要翻译：目的：提供包括掩埋位线的半导体器件及其制造方法，以通过包括由金属硅化物膜和金属膜构成的掩埋位线来降低电阻。构成：在具有沟槽的衬底中形成金属硅化物膜（109）并与沟槽的侧壁接触。掩埋位线（111）形成在沟槽的侧壁上并且由金属硅化物膜和金属膜构成。在衬底中形成杂质区（108）并与金属硅化物膜接触。除了金属硅化物膜和金属膜之间的接触区域之外，在沟槽表面和金属膜之间插入分离层。掩埋位线的电阻率低于杂质区的电阻率。

40. 发明授权

KR100985412B1 저 시트저항 워드라인과 수직채널트랜지스터를 구비한반도체장치 및 그 제조 방법 失效
标题翻译：具有垂直通道晶体管和低电阻电阻的半导体器件及其制造方法
公开(公告)号：KR100985412B1
公开(公告)日：2010-10-06
申请号：KR1020080026421
申请日：2008-03-21
申请人： 에스케이하이닉스 주식회사
发明人： 성민규 , 김용수 , 임관용
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7827 , H01L27/108 , H01L27/10876 , H01L27/10891
摘要： 본 발명은 워드라인의 전체 저항을 감소시켜 고속 동작을 구현할 수 있는 수직트랜지스터를 구비하는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치의 제조 방법은 기판 상부에 활성필라와 하드마스크막이 적층된 복수의 필라구조물을 형성하는 단계; 상기 활성필라 각각의 외벽을 에워싸는 게이트전극을 형성하는 단계; 이웃하는 상기 필라구조물 사이를 절연시키는 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 게이트전극의 일측 측벽에 연결되는 게이트콘택을 형성하는 단계; 및 상기 필라구조물 상부에 상기 게이트콘택과 연결되는 워드라인을 형성하는 단계를 포함하고, 본 발명은 금속성분이 함유된막의 단일구조만으로 워드라인을 형성하므로써 워드라인의 시트저항을 효과적으로 낮출 수 있고, 이로써 고속소자의 동작특성을 구현하는데 유리하다.
수직채널트랜지스터, 워드라인, 금속막, 시트저항, 활성필라

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