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31. 发明授权

KR100800749B1 반도체 소자의 제조방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR100800749B1
公开(公告)日：2008-02-01
申请号：KR1020060125457
申请日：2006-12-11
申请人： 동부일렉트로닉스 주식회사
发明人： 김양환
IPC分类号： H01L29/78
CPC分类号： H01L21/823493 , H01L27/088
摘要： A method for manufacturing a semiconductor device is provided to control amount and depth of impurity implantation according to a low voltage region and a high voltage region and to simplify an impurity implantation process according to a thickness of a photoresist pattern. A first photoresist pattern(110) for opening a low voltage region and a high voltage region is formed on a semiconductor substrate(100) on which an isolation layer(102) is formed. A second photoresist pattern(120) for opening only the high voltage region is formed on an upper side of the first photoresist pattern. An impurity implantation process is performed on the low voltage region and the high voltage region at the same time to form impurity implanted wells(112,122) on the low and high voltage regions. The first and second photoresist patterns are removed. Impurities are implanted into the respective wells on the low and high voltage regions with different concentration and depth according to thicknesses of the first and second photoresist patterns.
摘要翻译：提供一种用于制造半导体器件的方法，以根据低电压区域和高电压区域控制杂质注入的量和深度，并且根据光致抗蚀剂图案的厚度来简化杂质注入工艺。在其上形成有隔离层（102）的半导体衬底（100）上形成用于打开低电压区域和高电压区域的第一光致抗蚀剂图案（110）。在第一光致抗蚀剂图案的上侧形成用于仅打开高电压区域的第二光致抗蚀剂图案（120）。在低电压区域和高电压区域上同时进行杂质注入工艺，以在低电压和高电压区域上形成杂质注入阱（112,122）。去除第一和第二光致抗蚀剂图案。根据第一和第二光致抗蚀剂图案的厚度，将杂质植入到具有不同浓度和深度的低电压和高电压区域的各个阱中。

32. 发明授权

KR100757326B1 비휘발성 메모리 장치, 그 제조 방법 및 동작 방법 失效
标题翻译：非挥发性记忆体装置及其制造方法及其操作方法
公开(公告)号：KR100757326B1
公开(公告)日：2007-09-11
申请号：KR1020060099600
申请日：2006-10-13
申请人： 삼성전자주식회사
发明人： 유현기 , 한정욱 , 전희석 , 최성곤 , 서보영 , 전창민 , 류지도
IPC分类号： H01L27/115
CPC分类号： H01L27/115 , H01L27/11521 , H01L27/11524 , H01L21/823493
摘要： A non-volatile memory device and a method for fabricating and operating the same are provided to prevent bad operation due to decrease of on current by forming a depletion channel region in a memory transistor. A sensing line(132) and a word line(130) are formed on a substrate(100), and has a tunnel oxide layer(114), a first conductive layer pattern(116a), a dielectric layer pattern(118a) and a second conductive layer pattern(120a). A depletion channel region(112) is formed under a surface of the substrate which is opposite to a bottom surface of the sensing line. An impurity region(140) is formed under the surface of the substrate which is partially by the sensing line and the word line.
摘要翻译：提供一种非易失性存储器件及其制造和操作方法，以通过在存储晶体管中形成耗尽沟道区域来防止由于导通电流的降低导致的不良操作。感测线（132）和字线（130）形成在基板（100）上，并且具有隧道氧化物层（114），第一导电层图案（116a），电介质层图案（118a）和第二导电层图案（120a）。在衬底的与感测线的底表面相对的表面下方形成耗尽沟道区（112）。在衬底的表面下部分地由感测线和字线形成杂质区（140）。

33. 发明公开

KR1020070071056A 고전압 반도체 소자의 방법 有权
标题翻译：制造高压IC器件的方法
公开(公告)号：KR1020070071056A
公开(公告)日：2007-07-04
申请号：KR1020050134204
申请日：2005-12-29
申请人： 동부일렉트로닉스 주식회사
发明人： 고철주
IPC分类号： H01L21/336
CPC分类号： H01L29/78 , H01L21/823412 , H01L21/823493
摘要： A method for fabricating a high voltage semiconductor device is provided to reduce a photolithography process by half by embodying a high voltage semiconductor device only by an ion implantation process. An isolation layer is formed in a semiconductor substrate. A first ion implantation process is performed on the semiconductor substrate to form a well region of a high voltage semiconductor device by using one photomask including a first pattern for forming a well of a low voltage semiconductor device and a second pattern for forming a well of a high voltage semiconductor device. A second ion implantation process is performed on the semiconductor substrate to form a drift region in the well region. A heat treatment is performed on the semiconductor substrate. In the first and second ion implantation processes, the impurity density of the drift region in a junction part of the drift region and the well region can be lower than the impurity density of the well region.
摘要翻译：提供了一种用于制造高压半导体器件的方法，通过仅通过离子注入工艺实现高电压半导体器件来将光刻处理减少一半。在半导体衬底中形成隔离层。在半导体衬底上进行第一离子注入工艺，以通过使用包括用于形成低电压半导体器件的阱的第一图案的一个光掩模和用于形成低压半导体器件的阱的第二图案来形成高压半导体器件的阱区高压半导体器件。在半导体衬底上执行第二离子注入工艺以在阱区中形成漂移区。对半导体基板进行热处理。在第一和第二离子注入工艺中，漂移区和阱区的接合部分中的漂移区的杂质浓度可以低于阱区的杂质浓度。

34. 发明公开

KR1020060122713A 반도체 장치 및 그 제조 방법, 반도체 장치의 설계 방법, 및 컴퓨터 프로그램이 기록된 컴퓨터에 의해 판독 가능한 기록 매체 失效
标题翻译：半导体器件，用于制造半导体器件的方法和用于设计半导体器件的方法
公开(公告)号：KR1020060122713A
公开(公告)日：2006-11-30
申请号：KR1020060046122
申请日：2006-05-23
申请人： 후지쯔 가부시끼가이샤
发明人： 다나카다쿠지
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L27/0928 , H01L21/823892 , H01L21/823493
摘要： A semiconductor device and its manufacturing method and a semiconductor device designing method are provided to decrease device size and to economize fabrication costs by omitting a forming process of a first conductive type contact layer using a first conductive type contact region. A first well(16a,16b) is formed in a semiconductor substrate(10). A first transistor is formed on the first well. A second well(32a,32b) is formed in the substrate. A second transistor is formed on the second well. A second conductive type ion implanted layer is buried in the substrate under the first and the second well to apply a bias voltage to the second well. A first conductive type contact region is selectively formed within the second conductive type ion implanted layer under the first well to connect the first well to the substrate.
摘要翻译：提供半导体器件及其制造方法和半导体器件设计方法以通过省略使用第一导电类型接触区域的第一导电类型接触层的形成工艺来减小器件尺寸并节省制造成本。第一阱（16a，16b）形成在半导体衬底（10）中。第一晶体管形成在第一阱上。第二孔（32a，32b）形成在衬底中。在第二阱上形成第二晶体管。将第二导电型离子注入层埋在第一阱和第二阱下的衬底中，以向第二阱施加偏置电压。第一导电型接触区域选择性地形成在第一阱下面的第二导电类型离子注入层中，以将第一阱连接到衬底。

35. 发明公开

KR1020060109694A 반도체 소자 및 그 제조 방법 无效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020060109694A
公开(公告)日：2006-10-23
申请号：KR1020050031960
申请日：2005-04-18
申请人： 매그나칩 반도체 유한회사
发明人： 이상용
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L27/11521 , H01L21/28273 , H01L21/823493 , H01L27/11526
摘要： A semiconductor device and its manufacturing method are provided to simplify manufacturing processes and to reduce fabrication costs by using an improved gate oxide layer structure composed of first and second gate oxide layer. A semiconductor device comprises a control gate region and a floating gate region. A control gate(180c) is formed within the control gate region. A floating gate(180f) is formed within the floating gate region to contact electrically the control gate. A first gate oxide layer is formed on the control gate, the floating gate and the substrate. A tunnel window region is formed under the floating gate. The tunnel window region includes a second gate oxide layer with a smaller thickness than that of the first gate oxide layer. Source/drain regions(185,195) are formed at both sides of the control and floating gates.
摘要翻译：提供半导体器件及其制造方法，以通过使用由第一和第二栅极氧化物层构成的改进的栅极氧化物层结构来简化制造工艺并降低制造成本。半导体器件包括控制栅极区域和浮动栅极区域。控制栅极（180c）形成在控制栅极区域内。浮动栅极（180f）形成在浮动栅极区域内以与控制栅极电接触。在控制栅极，浮置栅极和衬底上形成第一栅极氧化物层。在浮动栅极下方形成隧道窗口区域。隧道窗口区域包括具有比第一栅极氧化物层小的厚度的第二栅极氧化物层。源极/漏极区域（185,195）形成在控制和浮动栅极的两侧。

36. 发明授权

KR100592225B1 더블 에피 성장을 이용한 고전압 소자 형성 방법 失效
标题翻译：使用双外延生长制造高压器件的方法
公开(公告)号：KR100592225B1
公开(公告)日：2006-06-23
申请号：KR1020030100993
申请日：2003-12-30
申请人： 동부일렉트로닉스 주식회사
发明人： 고광영
IPC分类号： H01L29/78
CPC分类号： H01L29/1083 , H01L21/822 , H01L21/823412 , H01L21/823493 , H01L29/66674 , H01L29/7801
摘要： 본 발명은 고전압 소자와 상대적으로 저전압 소자를 형성할 때 저전압 소자의 크기를 감소시키기 위해 더블 에피 성장을 이용하는 하는 고전압 소자 형성 방법에 관한 것이다.
본 발명의 더블 에피 성장을 이용한 고전압 소자 형성 방법은 소정의 소자가 형성된 기판상에 제1불순물 매몰층을 형성하는 단계; 상기 기판상에 제1에피층을 형성하는 단계; 상기 제1에피층에 제2불순물 매몰층을 형성하는 단계; 상기 제1에피층상에 제2에피층을 형성하는 단계; 및 상기 기판상에 이온 주입 공정으로 웰을 형성하고 열처리하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 더블 에피 성장을 이용한 고전압 소자 형성 방법은 첫번째 에피 성장층에 고전압 소자를 형성하고 두번째 에피 성장층에 저전압 소자를 형성함으로써 최적화된 소자를 제작할 수 있고, 칩의 크기도 감소시킬 수 있는 효과가 있다.
고전압 소자, 저전압 소자, 에피 성장

37. 发明公开

KR1020060036543A 반도체 소자의 웰영역 형성방법 失效
标题翻译：在半导体器件中形成良好区域的方法
公开(公告)号：KR1020060036543A
公开(公告)日：2006-05-02
申请号：KR1020040085426
申请日：2004-10-25
申请人： 에스케이하이닉스 주식회사
发明人： 곽노열
IPC分类号： H01L27/115 , H01L21/8247 , H01L29/78
CPC分类号： H01L21/823493 , H01L29/66825
摘要： 본 발명은 반도체 소자의 웰 영역 형성방법에 관한 것으로, 본 발명의 사상은 반도체 기판의 셀이 형성될 영역에 제1 이온주입공정을 수행하여 삼중 웰 영역을 형성하는 단계, 상기 형성된 결과물의 삼중 웰 영역에 상기 제1 이온주입공정보다 적은 에너지가 적용되는 제2 이온주입공정을 수행하여 웰 영역을 형성하는 단계 및 웰 영역이 형성된 결과물에 제3 이온주입공정을 수행하여 문턱전압 조절용 이온이 주입된 영역을 형성하는 단계가 포함된다.

웰 영역

38. 发明授权

KR100503190B1 게이트 절연막의 형성 방법 失效
标题翻译：制造绝缘层绝缘层的方法
公开(公告)号：KR100503190B1
公开(公告)日：2005-07-25
申请号：KR1020020047052
申请日：2002-08-09
申请人： 산요덴키가부시키가이샤
发明人： 기꾸찌슈이찌 , 모멘마사아끼
IPC分类号： H01L21/336
CPC分类号： H01L21/823462 , H01L21/823412 , H01L21/823493
摘要： 소자 분리 능력을 저하시키지 않고 막 두께가 다른 게이트 절연막을 형성한다. 반도체 기판(1) 위에 막 두께가 다른 게이트 절연막을 형성하는 게이트 절연막의 형성 방법에 있어서, 두꺼운 게이트 절연막(9)과 얇은 게이트 절연막(10)을 형성한 후에, 그 게이트 절연막(9, 10) 상에 폴리실리콘막(11)을 형성하는 공정과, 상기 폴리실리콘막(11)의 소정 영역 상에 실리콘 질화막(14)을 형성한 후에, 그 실리콘 질화막(14)을 마스크로 하여 상기 폴리실리콘막(11)을 선택적으로 산화하여 소자 분리막(15A)과 게이트 절연막(15B)을 형성하는 공정을 포함하는 것을 특징으로 한다.

39. 发明公开

KR1020050074206A 정전기 보호 회로를 갖는 반도체 장치들 및 그 제조 방법들 无效
标题翻译：具有静电放电保护电路的半导体器件及其制造方法
公开(公告)号：KR1020050074206A
公开(公告)日：2005-07-18
申请号：KR1020040002452
申请日：2004-01-13
申请人： 삼성전자주식회사
发明人： 성양수
IPC分类号： H01L27/04
CPC分类号： H01L27/027 , H01L21/823475 , H01L21/823493
摘要： 정전기 보호 회로를 갖는 반도체 장치들 및 그 제조 방법들을 제공한다. 이 장치들 및 그 제조 방법들은 반도체 장치에 유기되는 정전기 전하들에 의한 피해를 최소화해서 그 장치의 퍼포먼스를 증가시키는 방안을 제시해준다. 이를 위해서, 상기 반도체 장치들 및 그 제조 방법들은 반도체 기판의 주 표면의 상부에 배치된 적어도 두 개의 데이타 패드들을 형성하는 것을 포함한다. 상기 데이타 패드들 및 반도체 기판의 주 표면 사이에 정전기 출력 단자들이 배치된다. 상기 데이타 패드들 및 정전기 출력 단자들에 전기적으로 접속되어서 반도체 기판에 서로 절연되도록 제 1 내지 제 3 바디 웰 영역들이 배치된다. 상기 제 1 내지 제 3 바디 웰 영역들로 한정된 반도체 기판 상에 적어도 하나의 게이트 패턴을 갖는다. 그리고, 상기 제 2 바디 웰 영역에는 게이트 패턴을 사이에 두고 데이타 패드들의 한 쪽 단자들이 배치된다. 상기 제 1 및 제 3 바디 웰 영역들에는 그 영역들의 각각에 위치된 게이트 패턴을 사이에 두고 데이타 패드들의 다른 쪽 단자들 및 정전기 출력 단자들을 교대로 형성한다. 이를 통해서, 상기 정전기 보호 회로를 갖는 반도체 장치는 데이타 패드들을 통해 그 장치에 유입된 정전기 전하들을 정전기 출력 단자들을 사용하여 빠른 속도로 배출해서 내부 회로에 주는 정전기 피해를 최소화해줄 수 있다.

40. 发明授权

KR100501641B1 반도체 소자의 웰 형성방법 有权
标题翻译：在半导体器件中形成井的方法
公开(公告)号：KR100501641B1
公开(公告)日：2005-07-18
申请号：KR1020030049052
申请日：2003-07-18
申请人： 매그나칩 반도체 유한회사
发明人： 최명규
IPC分类号： H01L21/76
CPC分类号： H01L21/76237 , H01L21/823481 , H01L21/823493
摘要： 본 발명은 반도체 소자의 웰 형성방법에 관한 것으로, 얕은 트렌치 소자격리 기술로 형성된 트렌치의 측벽 산화공정 진행 후에 추가 이온주입 공정을 진행하되, 추가 이온주입 공정은 편향된 이온빔을 이용하여 트렌치 측벽면에 불순물이 주입되게 하고, 4회 회전시켜 이온주입하므로 모든 트렌치 측벽면에 불순물 주입이 가능하여 불순물 이온의 도핑농도가 균일한 웰 형성으로 소자의 특성을 향상시킬 수 있다.

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