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31. 发明授权

KR101006430B1 리시버 회로 失效
标题翻译：接收器电路
公开(公告)号：KR101006430B1
公开(公告)日：2011-01-06
申请号：KR1020070089473
申请日：2007-09-04
申请人： 에스케이하이닉스 주식회사
发明人： 황태진 , 박근우 , 김용주 , 송희웅 , 오익수 , 김형수 , 최해랑 , 이지왕
IPC分类号： H03K19/003
CPC分类号： H04L25/4917
摘要： 본 발명의 리시버 회로는 코드값에 따라 가변되는 오프셋 전압을 출력하는 전압 콘트롤러; 및 오프셋 전압에 의해 조절되어 멀티 레벨의 입력 데이터를 증폭 및 전송하는 멀티 레벨 전송부를 포함한다.
PAM(Pulse Amplitude Modulation), 멀티 레벨 신호 전송 방식, 리시버

32. 发明授权

KR100995657B1 온 칩 수동 소자를 포함하는 반도체 메모리 장치 失效
标题翻译：具有片上无源元件的半导体存储器件
公开(公告)号：KR100995657B1
公开(公告)日：2010-11-19
申请号：KR1020080081949
申请日：2008-08-21
申请人： 에스케이하이닉스 주식회사
发明人： 이지왕 , 김용주 , 한성우 , 송희웅 , 오익수 , 김형수 , 황태진 , 최해랑 , 장재민 , 박창근
IPC分类号： H01L27/04
摘要： 반도체 메모리 장치를 개시한다. 개시된 본 발명의 반도체 메모리 장치는, 전하를 펌핑하여 바이어스 전압을 제공하는 바이어스 전압 공급부 및 상기 바이어스 전압을 인가받는 모스(MOS) 트랜지스터 타입 커패시터를 포함하며상기 모스 트랜지스터 타입 커패시터는 상기 바이어스 전압을 인가받음으로써 문턱 전압에서도 전압의 변화에 따라 일정한 커패시턴스를 유지하는 전하 축적 모드에서 동작된다.
수동 소자, 커패시턴스, RF, 벌크 바이어스

33. 发明公开

KR1020100102794A 반도체 메모리 장치의 카운터 회로 无效
标题翻译：半导体存储器计数器电路
公开(公告)号：KR1020100102794A
公开(公告)日：2010-09-27
申请号：KR1020090021023
申请日：2009-03-12
申请人： 에스케이하이닉스 주식회사
发明人： 최해랑 , 김용주 , 한성우 , 송희웅 , 오익수 , 김형수 , 황태진 , 이지왕 , 장재민 , 박창근
IPC分类号： G11C8/04 , H03K23/00
CPC分类号： G11C7/109 , G11C7/22 , H03K21/38
摘要： PURPOSE: A counter circuit of semiconductor memory apparatus is provided to implement the low power driving and high integration of a circuit structure according to the simplification of a circuit structure by generating detection signal within a counter unit. CONSTITUTION: A counter section(100) generates the count signal in response to the input signal and fixed comparison signal. A detection signal generator(200) generates the detection signal which represents whether the count is terminated or not using the count signal. The detection signal generator comprises a logic gate which is logically combined by the AND operation process.
摘要翻译：目的：提供半导体存储装置的计数器电路，通过在计数器单元内产生检测信号，实现根据电路结构简化的电路结构的低功率驱动和高集成度。构成：计数器部分（100）根据输入信号和固定比较信号产生计数信号。检测信号发生器（200）使用计数信号产生表示计数是否结束的检测信号。检测信号发生器包括通过与运算处理逻辑组合的逻辑门。

34. 发明公开

KR1020100052664A ＤＬＬ 회로 및 ＤＬＬ 회로의 업데이트 제어 장치 失效
标题翻译： DLL电路中的DLL电路和更新控制装置
公开(公告)号：KR1020100052664A
公开(公告)日：2010-05-20
申请号：KR1020080111478
申请日：2008-11-11
申请人： 에스케이하이닉스 주식회사
发明人： 장재민 , 김용주 , 한성우 , 송희웅 , 오익수 , 김형수 , 황태진 , 최해랑 , 이지왕 , 박창근
IPC分类号： G11C8/00 , G11C7/22
CPC分类号： H03L7/0814 , H03L7/085
摘要： PURPOSE: A DLL circuit and an update control device thereof are provided to efficiently update by utilizing update condition after discriminating the difference of the number of phase comparison sensing result values. CONSTITUTION: A phase sensing part(50) generates a phase sensing signal after comparing and detecting the phase of a reference clock and a feedback clock. An update control device discriminates the difference of the number between a first logical value and a second logical value which a phase sensing signal has in response to the reference clock. The update control device(60) generates a valid interval signal and an update control signal. A shift register(70) updates a delay-value given to a delay line in response to an update control signal when the valid interval signal is enabled. The update control device discriminates the logical value of the phase sensing signal every period of the reference clock.
摘要翻译：目的：提供一种DLL电路及其更新控制装置，用于在鉴别相位比较感测结果值的差异之后利用更新条件来有效地更新。构成：在比较和检测参考时钟的相位和反馈时钟之后，相位感测部分（50）产生相位感测信号。更新控制装置鉴别相位检测信号响应于参考时钟的第一逻辑值和第二逻辑值之间的数量差。更新控制装置（60）生成有效间隔信号和更新控制信号。当有效间隔信号被使能时，移位寄存器（70）响应于更新控制信号更新给予延迟线的延迟值。更新控制装置在参考时钟的每个周期区分相位感测信号的逻辑值。

35. 发明公开

KR1020100050873A 샘플링 회로 无效
标题翻译：采样电路
公开(公告)号：KR1020100050873A
公开(公告)日：2010-05-14
申请号：KR1020080109976
申请日：2008-11-06
申请人： 에스케이하이닉스 주식회사
发明人： 이지왕 , 김용주 , 한성우 , 송희웅 , 오익수 , 김형수 , 황태진 , 최해랑 , 장재민 , 박창근
IPC分类号： G11C11/4076 , G11C11/407 , G11C11/4093
CPC分类号： G11C11/4076 , G11C7/1093 , G11C7/22 , G11C2207/2272
摘要： PURPOSE: A sampling circuit is provided to offer the normal sampling operation of a clock signal and data by positioning a clock signal and data in a section where the sampling can be done. CONSTITUTION: A synchronization unit(230) synchronizes inputted data in a clock signal. A section detection unit(270) outputs the delay controlling signal by detecting the sampling available section of the clock signal and data. A variable delay unit(210) reflects the delay time corresponding to the delay controlling signal to data and clock signal. An activation unit(250) controls the decided operation of the section detection unit by detecting data value which is continuous to the data.
摘要翻译：目的：提供采样电路，通过在可以进行采样的部分中定位时钟信号和数据来提供时钟信号和数据的正常采样操作。构成：同步单元（230）在时钟信号中同步输入的数据。区段检测单元（270）通过检测时钟信号和数据的采样可用部分来输出延迟控制信号。可变延迟单元（210）将对应于延迟控制信号的延迟时间反映到数据和时钟信号。激活单元（250）通过检测与数据连续的数据值来控制区段检测单元的确定的操作。

36. 发明授权

KR100945788B1 반도체 집적회로의 데이터 리시버 失效
标题翻译：半导体集成电路的数据接收器
公开(公告)号：KR100945788B1
公开(公告)日：2010-03-08
申请号：KR1020070119152
申请日：2007-11-21
申请人： 에스케이하이닉스 주식회사
发明人： 김형수 , 박근우 , 김용주 , 송희웅 , 오익수 , 황태진 , 최해랑 , 이지왕
IPC分类号： G11C7/10 , G11C7/22 , G11C7/06
CPC分类号： H03K19/09425
摘要： 본 발명은 서로 다른 레벨을 검출하는 복수개의 레벨 디텍터 및 엔코더를 구비하며, 상기 복수개의 레벨 디텍터가 정해진 위상 차를 갖는 클럭에 따라 데이터를 입력 받고 피드백 데이터에 따라 등화 기능을 포함한 증폭동작을 각각 수행하여 증폭 신호를 출력하는 복수개의 리시버를 갖는 반도체 집적회로의 데이터 리시버로서, 상기 복수개의 레벨 디텍터는 자신에게 입력된 클럭에 비해 앞선 위상을 갖는 클럭이 입력되는 리시버의 복수개의 레벨 디텍터에서 각각 출력된 증폭 신호를 피드백 데이터로 입력 받도록 구성됨을 특징으로 한다.
멀티 레벨 시그널링, 등화기, 옵셋

37. 发明授权

KR100943861B1 임피던스 매칭된 양방향 멀티 드롭 버스 시스템, 그를이용한 메모리 시스템 및 메모리 모듈 有权
标题翻译：阻抗匹配双向双向总线系统，使用相同的存储器系统和存储器模块
公开(公告)号：KR100943861B1
公开(公告)日：2010-02-24
申请号：KR1020080055220
申请日：2008-06-12
申请人： 에스케이하이닉스 주식회사 , 재단법인서울대학교산학협력재단
发明人： 오익수 , 정덕균 , 김수환 , 신우열 , 임동혁
IPC分类号： G11C11/4093 , G11C11/4096
CPC分类号： G06F13/4086
摘要： 1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 상호 신호 간섭을 유발하는 반사파가 존재하지 않는 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈을 제공함.
3. 발명의 해결방법의 요지
본 발명은 [K+1]개의 스터브; 상기 스터브 각각의 일단에 메모리 모듈이 장착되는 커넥터; 상기 커넥터에 연결되는 직렬 부하; 및 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하를 포함함.
4. 발명의 중요한 용도
본 발명은 메모리 시스템에 이용됨.
버스, 메모리 시스템, 임피던스 매칭, 반사파

38. 发明授权

KR100940842B1 반도체 메모리 장치의 듀티 싸이클 보정 회로 失效
标题翻译：半导体存储器件的占空比校正电路
公开(公告)号：KR100940842B1
公开(公告)日：2010-02-04
申请号：KR1020080062622
申请日：2008-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 최해랑 , 김용주 , 한성우 , 송희웅 , 오익수 , 김형수 , 황태진 , 이지왕 , 장재민 , 박창근
IPC分类号： G11C7/22 , G11C5/14
摘要： 본 발명은 클럭에 응답하여 제어 전압과 접지 전압으로 커패시터를 충방전시켜 보정 클럭을 생성하는 충방전 제어부, 상기 보정 클럭의 하이 구간과 로우 구간의 길이에 따라 감지 신호를 생성하는 듀티비 감지부, 및 상기 감지 신호의 전압 레벨에 따라 외부 전압을 강하시켜 상기 제어 전압의 전압 레벨을 제어하는 가변 저항부를 포함한다.
외부 전압, 가변 저항, 커패시터
摘要翻译：本发明涉及一种用于响应于时钟通过用控制电压和接地电压对电容器充电/放电来产生校正时钟的充电/放电控制单元，用于根据高频信号产生感测信号的占空比感测单元，以及可变电阻单元，用于通过根据感测信号的电压电平降低外部电压来控制控制电压的电压电平。

39. 发明公开

KR1020090129118A 임피던스 매칭된 양방향 멀티 드롭 버스 시스템, 그를이용한 메모리 시스템 및 메모리 모듈 有权
标题翻译：阻抗匹配双向双向总线系统，使用相同的存储器系统和存储器模块
公开(公告)号：KR1020090129118A
公开(公告)日：2009-12-16
申请号：KR1020080055220
申请日：2008-06-12
申请人： 에스케이하이닉스 주식회사 , 재단법인서울대학교산학협력재단
发明人： 오익수 , 정덕균 , 김수환 , 신우열 , 임동혁
IPC分类号： G11C11/4093 , G11C11/4096
CPC分类号： G06F13/4086 , G11C11/4093 , G11C7/1048 , G11C11/4096 , H03K19/017545
摘要： PURPOSE: An impedance-matched bidirectional multi-drop bus system, and a memory system and a memory module using the same are provided to suppress the generation of a reflected wave which causes ISI(Inter Symbol Interference), thereby secure bandwidth required in a next memory system. CONSTITUTION: A bidirectional multi-drop bus system(801) of a memory system(800) comprises a connector(831[0]~831[k]) which is formed one end of each of [K+1] stubs(811[0]~811[k]). Each of [K+1] memory modules(803[0]~803[K]) is installed to each connector. Each of memory chips(813[0]~813[K]) is installed in each of the [K+1]memory modules. A memory controller(805) is connected to one end of the bus system. ODT(On Die Termination) is performed for the memory chips and the memory controller with ODT load Rodt.
摘要翻译：目的：提供阻抗匹配的双向多点总线系统以及使用其的存储器系统和存储器模块以抑制产生引起ISI（符号间干扰）的反射波，从而确保下一个所需的带宽内存系统构成：存储器系统（800）的双向多点总线系统（801）包括形成[K + 1]个存根（811 [8] [8]]的一端的连接器（831 [0]〜831 [k] 0]〜811 [K]）。 [K + 1]个存储器模块（803 [0]〜803 [K]）安装到每个连接器。每个存储器芯片（813 [0]〜813 [K]）被安装在每个[K + 1]个存储器模块中。存储器控制器（805）连接到总线系统的一端。使用ODT负载Rodt对存储器芯片和存储器控制器执行ODT（On Die Termination）。

40. 发明公开

KR1020090117118A 지연 고정 루프 회로 및 지연 고정 방법 无效
标题翻译：延迟锁定环路和延迟锁定方法
公开(公告)号：KR1020090117118A
公开(公告)日：2009-11-12
申请号：KR1020080043023
申请日：2008-05-08
申请人： 에스케이하이닉스 주식회사
发明人： 김용주 , 한성우 , 송희웅 , 오익수 , 김형수 , 황태진 , 최해랑 , 이지왕 , 장재민 , 박창근
IPC分类号： G11C8/00 , G11C7/10 , G11C5/14
CPC分类号： H03L7/0812 , H03L7/085 , G11C7/222 , G11C7/1066 , H03K19/0175
摘要： PURPOSE: A delay locked loop circuit and a delay locked method capable of re-locking and locking speed are provided to perform locking and re-locking operation and minimize noise and jitter by using a control method of a delay line. CONSTITUTION: A delay locked loop circuit and a delay locked method capable of re-locking and locking speed includes a phase detector(200), a code generator(300), and a controlling current delay line. The phase detector outputs the phase difference sensing signal and detects the phase difference of the reference clock and feedback clock. The code generator outputs digital code according to the phase difference sensing signal.
摘要翻译：目的：提供延迟锁定环路和能够重新锁定和锁定速度的延迟锁定方法，通过使用延迟线的控制方法来执行锁定和重新锁定操作，并将噪声和抖动降至最低。构成：延迟锁定环电路和能够重新锁定和锁定速度的延迟锁定方法包括相位检测器（200），代码发生器（300）和控制电流延迟线。相位检测器输出相位差检测信号，并检测参考时钟和反馈时钟的相位差。代码生成器根据相位差感测信号输出数字代码。

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