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31. 发明公开

KR1020030091532A 컴퓨터네트워크 시스템에서 서버컴퓨터와클라이언트컴퓨터의 시간을 일치시키는 방법 및컴퓨터네트워크 시스템 无效
标题翻译：计算机网络系统和服务器计算机与客户端计算机之间的时间计算方法
公开(公告)号：KR1020030091532A
公开(公告)日：2003-12-03
申请号：KR1020020029613
申请日：2002-05-28
申请人： 삼성전자주식회사
发明人： 김환석 , 신경선 , 방정호
IPC分类号： G06F15/16
摘要： PURPOSE: A computer network system and a method for according time between a server computer and a client computer on the same are provided to accord the time between the server computer and the client computer. CONSTITUTION: The server(510) comprises a time information transmitting circuit(511) and a time setting command circuit(512). The time information transmitting circuit transmits the time information of the server to the client by responding to a time information request received when the client is started. The time setting command circuit transmits a command to make the client set the time information of the server after a constant time. The client(520) comprises a time information command circuit(521) and a time information setting circuit(522). The time information command circuit transmits the command to accord the time of the client with the time of the server when the client is started. The time information setting circuit sets the time information to the client by responding to the command of the time setting command circuit after the constant time.
摘要翻译：目的：提供计算机网络系统和服务器计算机与客户端计算机之间根据时间的方法，以使服务器计算机与客户端计算机之间的时间一致。构成：服务器（510）包括时间信息发送电路（511）和时间设定指令电路（512）。时间信息发送电路通过响应客户端启动时收到的时间信息请求，将服务器的时间信息发送给客户端。时间设定指令电路发送命令，使得客户机在一定时间之后设置服务器的时间信息。客户端（520）包括时间信息命令电路（521）和时间信息设置电路（522）。当客户端启动时，时间信息命令电路发送符合客户端时间的命令与服务器的时间。时间信息设定电路在恒定时间后响应时间设定指令电路的指令，将时间信息设定在客户端。

32. 发明公开

KR1020030050663A 반도체 메모리 소자의 병렬 테스트 시스템 失效
标题翻译：被测试平行测试系统
公开(公告)号：KR1020030050663A
公开(公告)日：2003-06-25
申请号：KR1020010081161
申请日：2001-12-19
申请人： 삼성전자주식회사
发明人： 권혁 , 방정호 , 심현섭 , 김용운 , 이형영 , 신영구
IPC分类号： G11C29/00
CPC分类号： G11C29/26 , G11C2029/2602
摘要： PURPOSE: A parallel test system of a DUT(Device Under Test) is provided to increase the number of the DUTs in a parallel test process by using the limited number of input/output channels of the parallel test system. CONSTITUTION: A parallel test system(30) includes a plurality of input/output pins to test a plurality of DUTs(32,34). The parallel system includes a test device and a plurality of switching portions(38a,38b). The test device includes a test board having input/output channels(36a,36b) connected in parallel to corresponding information input/output pins of the DUTs. The switching portions are used for connecting selectively the information input/output pins of the DUTs to the input/output channels. A test process is sequentially or simultaneously performed according to the selection of the switching portions for the information input/output pins.
摘要翻译：目的：通过使用并行测试系统的有限数量的输入/输出通道，提供DUT（待测器件）的并行测试系统，以增加并行测试过程中DUT的数量。构成：并行测试系统（30）包括多个输入/输出引脚以测试多个DUT（32,34）。并联系统包括测试装置和多个切换部分（38a，38b）。测试装置包括具有与被测设备的相应信息输入/输出引脚并联连接的输入/输出通道（36a，36b）的测试板。开关部分用于将DUT的信息输入/输出引脚选择性地连接到输入/输出通道。根据用于信息输入/输出引脚的切换部分的选择，顺序地或同时地执行测试处理。

33. 发明授权

KR100351052B1 패키지 가이더가 있는 반도체 패키지 가공용 로더 및 그사용방법 失效
标题翻译：用于利用包装引导器处理半导体封装的装载机及其使用方法
公开(公告)号：KR100351052B1
公开(公告)日：2002-09-05
申请号：KR1020000016464
申请日：2000-03-30
申请人： 삼성전자주식회사
发明人： 강성구 , 민병준 , 채효근 , 방정호
IPC分类号： H01L21/50
摘要： 번인 공정에 있어서, 검사용 소켓을 반도체 패키지의 크기와 상관없이 공용으로 사용케 하는 반도체 패키지 가공용 로더에 관해 개시한다. 이를 위하여 본 발명은 반도체 패키지를 검사용 소켓에 정렬시키는 수단을 로더 내부에 형성함으로써 검사용 소켓에 사용된 어뎁터 기능을 대신한다. 따라서 검사용 소켓에서 어뎁터를 제거함으로써 검사용 소켓을 유니버셜 형태(universal type)로 만들 수 있다. 그러므로 검사용 소켓의 제작 비용을 줄이고, 관리에 소요되는 노력을 줄일 수 있다.

34. 发明授权

KR100348102B1 광학적 문자 인식을 통한 반도체 제품의 마킹 결함 검사방법 失效
标题翻译：通过使用光学字符识别技术检测半导体产品不良标记的方法
公开(公告)号：KR100348102B1
公开(公告)日：2002-08-09
申请号：KR1020010002569
申请日：2001-01-17
申请人： 삼성전자주식회사
发明人： 임성묵 , 국중길 , 채효근 , 방정호
IPC分类号： G01N21/88
CPC分类号： G06K5/00
摘要： 본발명은광학적문자인식을통하여문자열끼리직접비교하는반도체제품의마킹결함검사방법을제공한다. 본발명에따른마킹결함검사방법은조립이완료된반도체제품의표면에마킹을실시한후 이루어지며, (a) 마킹문자를입력장치에서문자열로입력하는단계와, (b) 입력한문자열을저장장치에검사기준값으로저장하는단계와, (c) 반도체제품의마킹문자를판독장치에서문자이미지로판독하는단계와, (d) 판독한문자이미지를광학적문자인식장치에서문자열로인식하고문자열자료를얻는단계와, (e) 문자열자료를연산처리장치에서검사기준값문자열과비교하여마킹의양/불량을판정하는단계를포함한다. (a) 단계의입력장치는마킹문자를직접입력하는키보드이거나, 바코드로기록된마킹문자를읽어입력하는스캐너인것이바람직하며, 마킹문자는로트카드에기록된문자열또는바코드이다. 또한, (c) 단계의판독장치는전하결합소자와같은카메라또는스캐너가사용될수 있다.

35. 发明授权

KR100340715B1 개선된 테스트 능력을 가지는 반도체 테스트 장치 失效
标题翻译：具有先进测试能力的半导体测试系统
公开(公告)号：KR100340715B1
公开(公告)日：2002-06-20
申请号：KR1019990046322
申请日：1999-10-25
申请人： 삼성전자주식회사
发明人： 오세장 , 강기상 , 방정호
IPC分类号： G01R31/3183 , G01R31/26 , H01L21/66
CPC分类号： G01R31/31707 , G01R31/3183 , G01R31/318371
摘要： 개선된테스트능력을가지는반도체테스트장치가개시된다. 그러한반도체테스트장치는, 노말용및 고속용포맷터를내부에포함하는테스터메인프레임; 및상기반도체디바이스로테스트에필요한신호들을인가하기위해제1주파수에서동작하는노말핀 드라이버들과, 상기장치의테스트능력을개선하기위하여상기반도체디바이스를보다고속으로동작시키는데 필요한신호들을상기반도체디바이스에인가하기위해상기제1주파수보다높은제2주파수에서동작하는고속핀 드라이버들을가지며, 상기테스터메인프레임과연결된테스트헤드를구비함에의해, 테스트능력이개선되고장비가격의상승요인이최소화된다.

36. 发明公开

KR1020010095435A 패키지 가이더가 있는 반도체 패키지 가공용 로더 및 그사용방법 失效
标题翻译：用于处理具有封装指南的半导体封装的加载器及其使用方法
公开(公告)号：KR1020010095435A
公开(公告)日：2001-11-07
申请号：KR1020000016464
申请日：2000-03-30
申请人： 삼성전자주식회사
发明人： 강성구 , 민병준 , 채효근 , 방정호
IPC分类号： H01L21/50
CPC分类号： G01R31/2867 , G01R1/0408 , H01L2224/75 , H01L2224/81
摘要： PURPOSE: A loader for processing a semiconductor package with a package guide and a method for using the same are provided to apply a test socket to semiconductor packages of different sizes by using a package guide. CONSTITUTION: A loader body(102) is moved by an external signal. A nozzle body(112) including a vacuum line is formed at a lower end of loader body(102). The nozzle body(112) performs a vertical movement by the external signal. A vacuum absorption head(114) is formed at a lower end of the nozzle body(112). The vacuum absorption head(114) is connected with the vacuum line in order to load or unload a semiconductor package(116). A socket cover push head(118) is used for pushing a socket cover of a test socket. A package guide(104,106,108,110) is formed at the inside of the socket cover push head and the outside of the nozzle body(102) and the vacuum absorption head(114). The package guide(104,106,108,110) is opened or shut according to a loading state or a unloading state of the semiconductor package(116).
摘要翻译：目的：提供一种用于处理具有封装引导件的半导体封装的加载器及其使用方法，以通过使用封装引导件将测试插座施加到不同尺寸的半导体封装。构成：装载机主体（102）由外部信号移动。在装载机主体（102）的下端形成包括真空管线的喷嘴体（112）。喷嘴体（112）通过外部信号进行垂直移动。在喷嘴体（112）的下端形成真空吸收头（114）。真空吸收头（114）与真空管线连接，以便加载或卸载半导体封装（116）。插座盖推头（118）用于推动测试插座的插座盖。包装引导件（104,106,108,110）形成在插座盖推动头的内部和喷嘴体（102）和真空吸收头（114）的外部。封装引导件（104,106,108,110）根据半导体封装（116）的装载状态或卸载状态而被打开或关闭。

37. 发明授权

KR100299174B1 디스플레이장치의광대역수평사이즈조절회로 失效
标题翻译：显示设备的宽带水平调整电路
公开(公告)号：KR100299174B1
公开(公告)日：2001-10-27
申请号：KR1019980042915
申请日：1998-10-14
申请人： 삼성전자주식회사
发明人： 방정호
IPC分类号： H04N5/44
摘要： 본 발명은 입력 주파수에 따라 선택적으로 스위칭되어 피드백 되는 전류값을 조절하므로써 수평 사이즈를 제어할 수 있는 디스플레이 장치의 광대역 수평 사이즈 조절회로에 관한 것으로, 편향코일에 톱니파 전류를 제공하는 수평출력회로와, 상기 수평출력회로에 인가되는 전압을 제어하는 B
+ 전압조절회로와, 수평동기신호를 입력받아 수평사이즈 제어신호를 출력함과 동시에 수평사이즈 조절을 위하여 입력되는 수평주파수에 따라 소정의 포트로 가변된 소정의 전압을 출력하는 마이컴과, 상기 마이컴의 수평사이즈 제어신호에 따라 상기 전압조절회로에 흐르는 전류량을 조절하는 펄스폭변조회로와, 상기 B
+ 전압조절회로의 출력전압을 상기 펄스폭변조회로에 피드백시키는 궤환회로와, 복수개의 분배저항으로 구성되어, 상기 마이컴으로 부터 � ��력되는 수평동기주파수에 따른 소정전압을 입력받아 일정한 레벨로 분압한 후, 상기 펄스폭변조회로에 제공하는 부가전압제어부로 구성된 것이다.

38. 发明公开

KR1020000038618A 디스플레이 장치의 비디오 프리앰프회로 失效
标题翻译：用于显示系统的视频免费放大器电路
公开(公告)号：KR1020000038618A
公开(公告)日：2000-07-05
申请号：KR1019980053675
申请日：1998-12-08
申请人： 삼성전자주식회사
发明人： 방정호
IPC分类号： G09G1/04
CPC分类号： G09G1/16 , G09G2320/0233 , G09G2320/066 , H04N5/57
摘要： PURPOSE: A video free amplifier circuit for a display system is provided to improve the brightness of the display system by employing a brightness difference compensating circuit within the video free amplifier circuit. CONSTITUTION: A video free amplifier circuit for a display system includes a digital controller(210) for outputting adjusting signal according to a control signal from the microprocessor(10) and a brightness difference compensating circuit(230) for outputting a brightness difference correction signal according to the output signal from the digital controller(210). The output signals of the digital controller(210) and the brightness difference compensating circuit(230) are input to a contrast adjusting part(22) for adjusting an output level of a video signal of the video free amplifier circuit(200).
摘要翻译：目的：提供一种用于显示系统的视频自由放大器电路，通过在视频自由放大器电路内采用亮度差补偿电路来提高显示系统的亮度。构成：用于显示系统的视频自由放大器电路包括用于根据来自微处理器（10）的控制信号输出调节信号的数字控制器（210）和用于输出亮度差校正信号的亮度差补偿电路（230）到来自数字控制器（210）的输出信号。数字控制器（210）和亮度差补偿电路（230）的输出信号被输入到用于调节视频自由放大器电路（200）的视频信号的输出电平的对比度调整部分（22）。

39. 发明公开

KR1020000034120A LOC형 멀티 칩 패키지와 그 제조 방법 无效
标题翻译：局部类型的多芯片封装和制造多芯片封装的方法
公开(公告)号：KR1020000034120A
公开(公告)日：2000-06-15
申请号：KR1019980051320
申请日：1998-11-27
申请人： 삼성전자주식회사
发明人： 최일흥 , 최희국 , 김병만 , 방정호
IPC分类号： H01L23/28
CPC分类号： H01L2224/05554 , H01L2224/32145 , H01L2224/48091 , H01L2224/48247 , H01L2224/4826 , H01L2224/73215 , H01L2224/73265 , H01L2224/83192 , H01L2224/92147 , H01L2924/181 , H01L2924/18165 , H01L2924/00014 , H01L2924/00012 , H01L2924/00
摘要： PURPOSE: A multi-chip package of LOC type and a method for manufacturing the multi-chip package are provided to decrease the size and the thickness of the multi-chip package in order to harmonize with a trend of small goods. CONSTITUTION: A multi chip package of LOC type and a method for manufacturing the multi -chip package include a first and second chips(11,13), a lead(26), bonding wires(19,20), and a package body(21). One terminal of the lead(26) are spaced with a predetermined spacing. The side(12) for a bonding pad of the first chip(11) and the side(14) for a bonding pad of the second chip(13) are glued to one and other side of the lead(26), respectively. The bonding wires(19,20) are coupled with the bonding pads of the first and second chips and the corresponding lead electrically. An opposite side to the side for the first bonding pad is exposed.
摘要翻译：目的：提供LOC型的多芯片封装和多芯片封装的制造方法，以减少多芯片封装的尺寸和厚度，以便与小商品的趋势相协调。构造：LOC型的多芯片封装和用于制造多芯片封装的方法包括第一和第二芯片（11,13），引线（26），接合线（19,20）和封装体（ 21）。引线（26）的一个端子以预定间隔间隔开。用于第一芯片（11）的接合焊盘的侧面（12）和用于第二芯片（13）的接合焊盘的侧面（14）分别胶合到引线（26）的一侧和另一侧。接合线（19,20）与第一和第二芯片的接合焊盘和相应的引线电连接。第一接合焊盘的与侧面相对的一侧露出。

40. 实用新型

KR2020000002749U 캐패시터를 이용한 S-보정 회로 失效
公开(公告)号：KR2020000002749U
公开(公告)日：2000-02-07
申请号：KR2019980012682
申请日：1998-07-10
申请人： 삼성전자주식회사
发明人： 방정호
IPC分类号： H04N3/23
摘要： 본 고안은 FET의 드레인에서 발생하는 서지를 최소화하기 위한 캐패시터를 이용한 S-보정 회로에 관한 것으로, 더욱 상세하게는 수평출력회로에 있어서, 상기 수평출력회로에서 출력되는 편향전류를 스위칭하여 S-보정하기 위한 S-보정단과, 상기 S-보정단에서 출력되는 고압을 분압시키기 위한 전압분배단이 일측은 상기 S-보정단의 FET(Q2) 게이트단에 연결되고, 타측은 마이컴에 연결되어 있다.
따라서, S-보정단의 FET 게이트에서의 파형의 기울기를 이용하여 드레인에 발생하는 서지를 최소화하는 효과를 가진다.

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