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21. 发明公开

KR1019980041758A 축소 데이타 경로 폭을 갖는 2-비트 부스 곱셈기 失效
标题翻译：位总线乘法器具有减小的数据路径宽度
公开(公告)号：KR1019980041758A
公开(公告)日：1998-08-17
申请号：KR1019970023401
申请日：1997-06-05
申请人： 삼성전자주식회사
发明人： 샤오-쿤지앙
IPC分类号： G06F7/44
摘要： 2-비트 부스 곱셈기 회로는 단일 비트 부스 곱셈기 회로의 동일한 데이타 경로 폭과 피승수를 유지하면서 단일 가산기를 이용하여 2-비트 곱셈 순환을 수행한다. 2-비트 부스 곱셈기 회로는 단일 비트 승수의 승수 순환의 수를 반으로 한다. 곱셈기 회로는 제 1 입력 단자, 제 2 입력 단자, 및 출력 단자를 구비하는 가산기와 다수의 쉬프트 레지스터를 구비한다. 레지스터는 가산기의 제 1 입력 단자에 접속된 출력 단자를 갖는 피승수 레지스터, 가산기의 제 2 입력 단자에 접속된 출력 단자와 가산기의 출력 단자에 접속된 입력 단자를 갖는 일시 쉬프트 레지스터, 및 가산기와 승산기 쉬프트 레지스터의 출력 단자에 접속된 입력 단자와 출력 단자를 갖는 곱셈기 쉬프트 레지스터를 구비한다. 곱셈기 회로는 가산기와 다수의 쉬프트 레지스터 간에 접속된 쉬프트 로직과 곱셈기 쉬프트 레지스터의 출력 단자에 접속된 입력 단자와 쉬프트 로직에 접속된 출력 단자를 갖는 부스 로직 회로를 더 구비한다. 부스 로직 회로는 +0과 1+x 부분적 연산을 포함하는 피승수 부분적 연산을 지정하고 가산기에의 응용시 일시 쉬프트 레지스터에서 우로 1비트 데이타를 쉬프트하면서 상기 1+x 피승수 부분적 연산을 이용하는 1+2x부분적 연산을 구현하는 2-비트 부스 곱셈기 연산을 제어한다.

22. 发明公开

KR1019980004013A 곱 합 연산 처리 방법 및 장치 无效
标题翻译：用于乘法运算的方法和装置
公开(公告)号：KR1019980004013A
公开(公告)日：1998-03-30
申请号：KR1019970027202
申请日：1997-06-25
申请人： 닛뽕덴끼 가부시끼가이샤
发明人： 쓰바끼하라마사히로
IPC分类号： G06F7/44

23. 发明授权

KR100096240B1 다치논리와 2치논리의 논리곱 연산기 및 연산방법 失效
公开(公告)号：KR100096240B1
公开(公告)日：1996-02-27
申请号：KR1019930025911
申请日：1993-11-30
申请人： 한국전자통신연구원
发明人： 김진업 , 김선영 , 이점도
IPC分类号： G06F7/44

24. 发明授权

KR1019950015182B1 갈로아 필드 곱셈회로 失效
标题翻译：伽罗瓦域乘法电路
公开(公告)号：KR1019950015182B1
公开(公告)日：1995-12-23
申请号：KR1019930024860
申请日：1993-11-20
申请人： 주식회사 엘지이아이
发明人： 임진혁
IPC分类号： G06F7/44
CPC分类号： G06F7/724 , H03M13/033
摘要： a first operating unit having M first AND gates for multiplying M terms of a multiplicand by an Nth term of a multiplier; and n-1 second operating units having M second AND gates for multiplying M terms of the multiplicand by a corresponding term of the multiplier, first exclusive-OR gates for exclusive-ORing the value obtained by shifting the output of the previous operating unit in a left direction by 1 term and the output of the second AND gates, and second exclusive-OR gates for exclusive-ORing the output values for the terms except the highest and lowest terms and the output value of the highest term of the previous operating unit.
摘要翻译：具有M个第一与门的第一操作单元，用于将被乘数的M个项乘以乘数的第N个项; 和具有M个第二AND门的n-1个第二操作单元，用于将被乘数的M个项乘以乘法器的相应项，第一异或门用于将通过将先前操作单元的输出移位而获得的值进行异或运算左方向1项和第二与门的输出，以及第二异或门，用于对除先前操作单元的最高项和最低项之外的项的输出值和最高项的输出值进行异或运算。

25. 发明授权

KR100091244B1 나눗셈연산장치 失效
标题翻译：除法运算装置
公开(公告)号：KR100091244B1
公开(公告)日：1995-11-03
申请号：KR1019880003423
申请日：1988-03-29
申请人： 가부시끼가이샤 도시바
发明人： 미요시아키오
IPC分类号： G06F7/44

26. 发明授权

KR1019950006580B1 나눗셈연산장치 失效
标题翻译：分体操作系统
公开(公告)号：KR1019950006580B1
公开(公告)日：1995-06-19
申请号：KR1019880003423
申请日：1988-03-29
申请人： 가부시끼가이샤 도시바
发明人： 미요시아키오
IPC分类号： G06F7/44
CPC分类号： G06F7/535 , G06F7/4991 , G06F2207/5352
摘要： 내용 없음.

27. 发明授权

KR1019940008615B1 고기수제산기 失效
标题翻译：高分辨率分辨率
公开(公告)号：KR1019940008615B1
公开(公告)日：1994-09-24
申请号：KR1019910010265
申请日：1991-06-21
申请人： 가부시끼가이샤 도시바
发明人： 모리준지
IPC分类号： G06F7/44
CPC分类号： G06F7/535 , G06F7/49 , G06F7/5375
摘要： 내용 없음.

28. 发明授权

KR100058888B1 나눗셈기 失效
公开(公告)号：KR100058888B1
公开(公告)日：1993-01-28
申请号：KR1019900004514
申请日：1990-04-03
申请人： 정호선
发明人： 정호선 , 김신진 , 김태훈
IPC分类号： G06F7/44

29. 实用新型

KR2019640000889Y1 곱셈기 失效
标题翻译：乘数
公开(公告)号：KR2019640000889Y1
公开(公告)日：1964-09-20
申请号：KR2019640001019
申请日：1964-06-12
申请人： 구남서
发明人： 구남서
IPC分类号： G06F7/44 , G06F7/40

30. 发明授权

KR101399732B1 곱셈 기능을 수행하기 위한 방법 및 장치 有权
标题翻译：用于执行多项功能的方法和装置
公开(公告)号：KR101399732B1
公开(公告)日：2014-06-19
申请号：KR1020100066205
申请日：2010-07-09
申请人： 인텔 코포레이션
发明人： 탕,핑택피터 , 캐빈,로버트디.
IPC分类号： G06F7/57 , G06F7/44 , G06F7/52
CPC分类号： G06F7/535 , G06F7/483 , G06F7/5443 , G06F2207/5354 , G06F2207/5356
摘要： 부동 소수점 숫자 X의 역수 잔차(reciprocal residual)를 계산하기 위한 새로운 함수가 역_잔차(X)= 1-X×역(X)로서 정의되고, 여기서 역(X)는 X의 역수를 나타낸다. 함수는 프로세서에서 퓨즈 곱셈-덧셈 유닛(fused multiply-add unit)을 이용하여 구현될 수 있다. X의 역수값인 역(X)는, 룩업 테이블로부터 얻을 수 있다. 역_잔차 함수는 많은 숫자들의 곱들에 기초하고 각각의 개별적인 숫자에 대한 함수들의 간단한 항들로 표현(예를 들면, log(U×V)=log(U)+log(V))될 수 있는 다수의 곱셈 함수(many multiplicative function)의 대기 시간을 감소시키는 것을 도울 수 있다.

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