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21. 发明公开

KR1020080021974A 수직 채널 구조를 가지는 트랜지스터를 구비하는 반도체메모리 장치 失效
标题翻译：包含垂直通道结构的晶体管的半导体存储器件
公开(公告)号：KR1020080021974A
公开(公告)日：2008-03-10
申请号：KR1020060085270
申请日：2006-09-05
申请人： 삼성전자주식회사
发明人： 박덕하 , 송기환 , 김진영
IPC分类号： H01L21/8239
CPC分类号： H01L27/10876 , G11C7/1042 , G11C7/12 , G11C11/404 , G11C11/4094 , H01L29/78 , H01L29/7827
摘要： A semiconductor memory device having a vertical channel structure is provided to prevent an operating characteristic of the device from being deteriorated by pre-charging a bit line at both sides. A first memory cell array(70-1) and a second memory cell array(70-2) are separated. A low decoder(74) is disposed between the first and second memory cell arrays in the same direction as a column selection signal line(CSL), and a column decoder(72) is disposed on one side of the first and second memory cell arrays in the same direction as a main word line. A first word line driver(76-1) is disposed between the low decoder and the first memory cell array in the same direction as the column selection signal line, and a second word line driver(76-2) is disposed between the low decoder and the second memory cell array in the same direction as the column selection signal line. Each first and second memory cell array has memory cell array blocks(70-1j,70-2j), in which a junction(CJ) is disposed between adjacent memory cell array blocks.
摘要翻译：提供具有垂直沟道结构的半导体存储器件，以通过对两侧的位线进行预充电来防止器件的工作特性恶化。分离第一存储单元阵列（70-1）和第二存储单元阵列（70-2）。低解码器（74）以与列选择信号线（CSL）相同的方向设置在第一和第二存储单元阵列之间，并且列解码器（72）设置在第一和第二存储单元阵列的一侧在与主要字线相同的方向。第一字线驱动器（76-1）以与列选择信号线相同的方向设置在低解码器和第一存储单元阵列之间，并且第二字线驱动器（76-2）设置在低解码器和第二存储单元阵列在与列选择信号线相同的方向上。每个第一和第二存储单元阵列具有存储单元阵列块（70-1j，70-2j），其中结（CJ）布置在相邻存储单元阵列块之间。

22. 发明公开

KR1020080000787A 메모리 소자의 듀얼 폴리 게이트 및 그 제조 방법 无效
标题翻译：存储器件的双重门和其方法
公开(公告)号：KR1020080000787A
公开(公告)日：2008-01-03
申请号：KR1020060058576
申请日：2006-06-28
申请人： 에스케이하이닉스 주식회사
发明人： 이동호
IPC分类号： H01L21/336 , H01L21/8239 , B82Y40/00
CPC分类号： H01L21/28035 , B82Y40/00 , H01L21/2236 , H01L21/324 , H01L21/823437
摘要： A dual poly gate of a memory device and its manufacturing method are provided to stably form a PMOS dual poly gate with a high PDR(Poly Depletion Rate) by inducing a mutual diffusion of a dopant at a lower portion of a gate polysilicon film. A dual poly gate of a memory device includes a gate oxide film(210), a nano polysilicon film(220), and a polysilicon film(230). The gate oxide film is formed on a semiconductor substrate. The nano polysilicon film is formed on the gate oxide film. The polysilicon film is formed on the nano polysilicon film. A dopant is doped on the polysilicon film. A particle size of the nano polysilicon film is smaller than 80 Å. The nano polysilicon film has columnar or random nano particles. The dopant is a p-type dopant.
摘要翻译：提供了一种存储器件的双重多晶硅及其制造方法，通过在栅极多晶硅膜的下部引起掺杂剂的相互扩散，稳定地形成具有高PDR（Poly耗散率）的PMOS双重多晶硅栅极。存储器件的双重多晶硅栅极包括栅极氧化膜（210），纳米多晶硅膜（220）和多晶硅膜（230）。栅极氧化膜形成在半导体衬底上。纳米多晶硅膜形成在栅氧化膜上。多晶硅膜形成在纳米多晶硅膜上。掺杂剂掺杂在多晶硅膜上。纳米多晶硅膜的粒度小于80。纳米多晶硅膜具有柱状或随机的纳米颗粒。掺杂剂是p型掺杂剂。

23. 发明授权

KR100791070B1 반도체 메모리 장치 失效
标题翻译：半导体存储器
公开(公告)号：KR100791070B1
公开(公告)日：2008-01-02
申请号：KR1020060049425
申请日：2006-06-01
申请人： 삼성전자주식회사
发明人： 송기환 , 조영욱
IPC分类号： H01L21/8239
CPC分类号： H01L21/823892 , H01L27/0928 , H01L27/105 , H01L27/1052
摘要： Example embodiments are directed to a semiconductor memory device that may include a plurality of memory cells, each having a transistor of a first conductivity type with a first shape, a sub-word line driver including a transistor of the first conductivity type with a second shape and a transistor of a second conductivity type with the second shape, a sense amplifier including a transistor of the first conductivity type with the second shape and a transistor of the second conductivity type with the second shape, and a peripheral circuit including a transistor of the first conductivity type with the second shape and a transistor of the second conductivity type with the second shape in order to control inputting/outputting of data to/from the memory cells.

24. 发明授权

KR100723080B1 반도체 디바이스 제조 방법 失效
标题翻译：具有电容结构和制造的半导体器件布置
公开(公告)号：KR100723080B1
公开(公告)日：2007-05-29
申请号：KR1020017002149
申请日：2000-06-20
申请人： 코닌클리케 필립스 엔.브이.
发明人： 린지-웨이
IPC分类号： H01L21/8239
摘要： 상호 접속 레벨이나 그 근처에서와 같은 밀집 영역에서 캐패시터를 제조하기 위한 반도체 제조 공정이 사용된다. 일실시예에 의하면, 제 1 도체 및 제 2 도체를 갖는 기판이 유전체에 의해 분리되며, 일단 유전체가 제거되면 트렌치가 형성되며, 실리콘 질화물을 포함하는 제 1 물질이 기판 위에 증착되어 상기 트렌치를 덮게 된다. 그 다음, 금속을 포함하는 제 2 물질이 상기 제 1 물질 위에 증착되어, 상기 제 1 물질과 제 1 및 제 2 도체를 덮게 된다. 그 다음에, CMP가 사용되어 필드 위의 금속을 제거하고, 인접하는 금속들로부터 충진된 금속을 분리시키고, 상기 실리콘 질화물을 본래의 CMP 에칭 스토퍼로서 작용하도록 하여, 상호 접속 영역의 다른 영역을 CMP에 의한 손상으로부터 보호한다.

25. 发明授权

KR100711820B1 3차원구조 메모리 有权
标题翻译： 3차원구조메모리
公开(公告)号：KR100711820B1
公开(公告)日：2007-05-02
申请号：KR1020067012803
申请日：1998-04-03
申请人： 리디 글렌 제이.
发明人： 리디글렌제이.
IPC分类号： H01L27/06 , H01L21/8239 , H01L23/12 , B44C1/22
CPC分类号： H01L27/10897 , G11C5/02 , G11C5/025 , G11C5/04 , G11C29/44 , G11C29/81 , G11C29/846 , G11C29/848 , H01L23/481 , H01L25/18 , H01L27/0688 , H01L27/105 , H01L2224/29109 , H01L2224/29111 , H01L2224/29116 , H01L2224/29118 , H01L2224/29124 , H01L2224/29144 , H01L2224/29147 , H01L2224/29155 , H01L2224/29166 , H01L2224/29169 , H01L2224/8083 , H01L2225/06541 , H01L2924/01079 , Y10S438/977 , H01L2924/00014
摘要： An on-chip reconfigurable memory is disclosed, comprising: a plurality of data lines, a plurality of gate lines, an array of memory cells, each memory cell storing a data value and comprising circuitry for coupling that data value to one of said data lines in response to the selection of one of said gate lines, a gate line selection circuit for enabling a gate line for a memory operation, said gate line selection circuit comprising programmable gates to receive address assignments for one or more of said gate lines, said address assignments for determining which of said gate lines is selected for each programmed address assignment and a controller for determining that at least one of said memory cells is defective and for altering, in at least one instance, said address assignments of said gate lines to eliminate references to that gate line that causes that defective memory cell to couple a data value to one of said data lines.
摘要翻译：公开了一种片上可重新配置存储器，包括：多条数据线，多条栅极线，存储器单元阵列，每个存储器单元存储数据值并且包括用于将该数据值耦合到所述数据线之一响应于所述选通线之一的选择，用于使存储器操作的选通线有效的选通线选择电路，所述选通线选择电路包括可编程选通器，以接收一个或多个所述选通线的地址分配，所述地址用于为每个编程地址分配确定选择哪个所述栅极线的分配以及用于确定至少一个所述存储器单元有缺陷并用于在至少一个实例中改变所述栅极线的所述地址分配以消除参考的控制器到导致该有缺陷的存储单元将数据值耦合到所述数据线之一的那条栅极线。

26. 发明授权

KR100645572B1 비휘발성 메모리의 주변 트랜지스터 失效
标题翻译：非易失性存储器的外围晶体管
公开(公告)号：KR100645572B1
公开(公告)日：2006-11-13
申请号：KR1020017006470
申请日：1999-10-27
申请人： 어드밴스드 마이크로 디바이시즈, 인코포레이티드
发明人： 플라이슬러마이클데이비드 , 란돌프마크더블유.
IPC分类号： H01L21/8239
摘要： 기판(6) 상에 코어 메모리 셀들을 위한 영역(2)과 주변 영역(4a)를 포함하는 비휘발성 메모리에 있어서, 상기 비휘발성 메모리의 정전 방전(ESD) 로버스트니스를 개선하기 위한 방법은 주변 영역(4a) 내의 주변 트랜지스터(12)의 소스 영역(18) 및 드레인 영역(20)을 제 1 n-타입 도펀트로 저도핑하는 단계와, 코어 메모리 셀들을 위한 영역(2) 위의 개구부를 가지며, 또한 주변 영역(4a) 위의 개구부를 갖는 이중 확산 임플란트 마스크(10)를 제공하는 단계와, 그리고 주변 영역(4a) 위의 개구부(8)를 통하여 이중 확산 임플란트를 수행하는 단계를 포함한다. 일 실시예에서, 이중 확산 임플란트를 수행하는 단계는 소스 및 드레인 영역들(18 및 20) 내에 인을 포함하는 제 2 n-타입 도펀트를 임플란트시키는 단계와, 그리고 제 2 n-타입 도펀트의 임플란트에 이어서, 소스 및 드레인 영역들(18 및 20) 내에 비소를 포함하는 제 3 n-타입 도펀트를 임플란트시키는 단계를 포함한다.
이중 확산 임플란트, 비휘발성 메모리, 정전 방전, ESD, 로버스트니스

27. 发明授权

KR100587050B1 반도체 소자의 제조방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR100587050B1
公开(公告)日：2006-06-07
申请号：KR1020000036534
申请日：2000-06-29
申请人： 에스케이하이닉스 주식회사
发明人： 곽노열
IPC分类号： H01L21/8239
摘要： 본 발명은 소자 분리막이 형성된 반도체 기판상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상부에 도핑되지 않은 비정질 실리콘막을 증착하는 단계; 상기 비정질 실리콘막이 노출되고 접합 형성영역을 덮는 제1 감광막 패턴을 형성하는 단계; 상기 결과물 전면상에 제1 이불화 붕소를 이온주입 하는 단계; 상기 제1 감광막 패턴을 제거하고 이온 주입된 반도체 기판을 고온의 급속 어닐링 공정으로 수행하는 단계; 상기 반도체 기판 전면상에 제2 이불화 붕소를 이온주입 하는 단계; 및 상기 결과물을 저온 어닐링을 수행하는 단계를 포함하여 구성하는 것을 특징으로 한다.
摘要翻译：该方法包括：在其上形成器件隔离膜的半导体衬底上形成栅极氧化物膜; 在栅极氧化膜上沉积未掺杂的非晶硅膜; 形成暴露所述非晶硅膜并覆盖所述结形成区域的第一光致抗蚀剂图案; 在所得表面上注入第一种二氟化硼离子; 在高温快速退火工艺中去除第一光刻胶图案并执行离子注入的半导体衬底; 在半导体衬底的整个表面上注入第二种二氟化硼; 并对合成物进行低温退火。

28. 发明公开

KR1020060009955A 전하 저장 위치들을 갖는 메모리 无效
标题翻译：存储空间存储位置
公开(公告)号：KR1020060009955A
公开(公告)日：2006-02-01
申请号：KR1020057022358
申请日：2004-04-16
申请人： 엔엑스피 유에스에이, 인코포레이티드
发明人： 매튜,레오 , 스타이믈,로버트,에프. , 무랄리드하르,라마첸드란
IPC分类号： H01L27/115 , H01L21/8239
CPC分类号： B82Y10/00 , G11C16/0458 , G11C16/0475 , G11C2216/06 , H01L21/28273 , H01L29/66818 , H01L29/66825 , H01L29/785 , H01L29/7855 , H01L29/7887 , H01L29/7923
摘要： A memory having gate structures adjacent opposing sidewalls of a semiconductor structure (1105) including a channel region (1725) and a plurality of charge storage locations (1713, 1715, 1709, and 1711) between the gate structures and the opposing sidewalls. The channel region is located between two current terminal regions, which in one example serve as the source/drain regions. A memory cell can be implemented in an array (1801) of memory cells wherein one gate structure is coupled to one word line and the other gate structure is coupled to another word line. In one example, each cell includes four charge storage locations, each for storing one bit of data.
摘要翻译：具有邻近半导体结构（1105）的相对侧壁的存储器，该栅极结构包括在栅极结构和相对侧壁之间的沟道区（1725）和多个电荷存储位置（1713,1715,1709和1711）。沟道区域位于两个电流端子区域之间，在一个示例中，该区域用作源极/漏极区域。存储器单元可以在存储器单元的阵列（1801）中实现，其中一个栅极结构耦合到一个字线，另一个栅极结构耦合到另一个字线。在一个示例中，每个单元包括四个电荷存储位置，每个用于存储一位数据。

29. 发明授权

KR100499817B1 반도체집적회로장치 失效
公开(公告)号：KR100499817B1
公开(公告)日：2005-11-03
申请号：KR1019970058985
申请日：1997-11-10
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 아오키마사카즈 , 노다히로마사 , 이데이요지
IPC分类号： H01L21/8239
摘要： 반도체집적회로장치에 관한 것으로서, 간단한 구성으로 동기가능한 클럭주파수대역을 확대시킨 동기클럭 발생회로를 구비한 반도체집적회로장치를 제공하기 위해, 외부단자에서 입력된 클럭신호를 받는 입력버퍼회로, 입력버퍼회로에서 출력된 클럭신호를 지연시키는 지연회로, 클럭신호보다 높은 주파수의 발진펄스를 형성하는 펄스발생회로, 지연회로에서 출력된 클럭신호에 의해 동기해서 발진펄스의 카운트동작이 개시되고, 입력버퍼회로에서 출력된 클럭신호의 1주기 지연된 클럭신호에 의해 카운트동작의 방향이 반전되고, 카운트값이 카운트개시시로 복귀되었을 때 출력타이밍신호를 형성하는 타이밍발생회로 및 출력타이밍신호를 받아서 내부회로의 동작에 필요한 클럭신호를 출력시키는 출력회로를 구비한 구성으로 하였다.
이왁 같은 구성으로 하는 것에 의해, 회로규모를 증대시키는 일 없이 고주파수에서 비교적 낮은 주파수까지의 넓은 범위에서 동기화할 수 있는 내부클럭신호를 형성할 수 있다는 등의 효과가 얻어진다.

30. 发明授权

KR100511931B1 반도체 메모리 제조방법 失效
标题翻译：半导体存储器的制造方法
公开(公告)号：KR100511931B1
公开(公告)日：2005-09-02
申请号：KR1019990001798
申请日：1999-01-21
申请人： 에스케이하이닉스 주식회사
发明人： 송병옥
IPC分类号： H01L21/8239
摘要： 본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 메모리의 셀트랜지스터의 소스 및 드레인에 CoSi
2 를 형성하지 않음으로써, 누설전류의 발생을 억제하게 되나 셀트랜지스터의 게이트에도 CoSi
2 를 형성하지 않음으로써 동작속도가 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 메모리셀이 형성될 메모리셀영역과 반도체 메모리의 주변회로를 형성할 주변회로영역을 정의하는 단계와; 상기 메모리셀영역과 주변회로영역의 상부에 게이트산화막과 다결정실리콘 및 산화막을 순차적으로 증착하고, 사진식각공정을 통해 상기 산화막의 일부영역을 식각하여 그 하부의 다결정실리콘을 노출시킨 후, 노출된 다결정실리콘의 상부일부를 식각하는 단계와; 상기 노출된 다결정실리콘의 식각영역 상부에 실리사이드를 형성하는 단계와; 상기 산화막을 제거하고, 노출된 다결정실리콘 및 그 하부의 게이트산화막을 패터닝하여 상기 메모리셀영역과 주변회로영역의 상부에 그 상부중앙에 실리사이드가 형성된 게이트를 형성하는 단계를 포함하여 주변회로영역의 모스 트랜지스터의 게이트와 소스 및 드레인의 상부 뿐만 아니라 메모리셀영역에 형성한 셀트랜지스터의 게이트에 CoSi
2 를 형성함으로써, 반도체 메모리의 동작속도를 향상시키는 효과가 있다.

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