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21. 发明公开

KR1020060078693A 커패시터 구조 및 그 제조방법 失效
标题翻译：电容器结构及其制造方法
公开(公告)号：KR1020060078693A
公开(公告)日：2006-07-05
申请号：KR1020040117006
申请日：2004-12-30
申请人： 동부일렉트로닉스 주식회사
发明人： 최치홍 , 금동렬
IPC分类号： H01L27/108
CPC分类号： H01L28/86 , H01L27/0629 , H01L27/0805
摘要： 본 발명은 커패시터 구조 및 그 제조방법에 관한 것으로, 기판 상에 반도체 소자를 형성하는 공정과 병행하여 커패시터의 하부전극, 유전체 및 상부전극을 형성함으로써, 커패시터를 제조하기 위한 별도의 공정을 최소화할 수 있게 되어 공정이 단순화되고, 하부전극과 상부전극이 일정하게 이격되어 맞물리는 요철형태로 구성됨에 따라 제한된 면적 내에서 유효 표면적을 증대시킬 수 있으며, 커패시터의 하부전극과 상부전극 사이의 유전체 폭을 조절하는 매우 간단한 방법을 통해 원하는 용량의 커패시터를 정확하게 구현할 수 있게 된다.
PIP, 커패시터, 유효 표면적, 버팅
摘要翻译：本发明是一种电容器结构，并通过涉及制造相同，在具有衬底上形成的半导体元件的步骤的组合的方法，以形成下部电极，电介质和电容器的上电极，用于制造电容器最小化单独的进程允许处理被简化，并且在下部电极和上部电极，并增加一个有限的区域内的有效表面积，这取决于由凹凸形状的啮合间隔开的常数匹配，控制电容器的下部电极和上部电极之间的电介质的宽度通过一种非常简单的方法就可以准确地实现所需容量的电容器。

22. 发明授权

KR100215905B1 반도체 장치의 축전기 제조방법 失效
标题翻译：形成半导体器件电容的方法
公开(公告)号：KR100215905B1
公开(公告)日：1999-08-16
申请号：KR1019960000371
申请日：1996-01-10
申请人： 현대반도체 주식회사
发明人： 전유찬
IPC分类号： H01L21/28
CPC分类号： H01L28/86
摘要： 본 발명은 반도체 장치의 축전기 제조방법에 관한 것으로, 공정을 단순화 하고 축전기 면적을 증가시키는데 적합하도록 한 반도체 장치의 축전기 제조방법에 관한 것이다.
이와 같은 본 발명의 반도체 장치의 축전기 제조방법은 기판위에 절연막을 증착하고 절연막 일부를 제거하여 콘택홀을 형성하는 단계 ; 상기 콘택홀내에 채워지도록 제 1 전극을 형성하는 단계 ; 상기 제 1 전극의 일부가 노출되도록 상기 절연막을 제거하는 단계 ; 그리고 상기 노출된 제 1 전극 표면에 유전체막 및 제 2 전극을 차례로 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
따라서, 공정이 간단하고 축전기 면적을 증가시킨다.

23. 发明授权

KR100121297B1 반도체 장치 및 그 제조방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR100121297B1
公开(公告)日：1997-11-15
申请号：KR1019930006383
申请日：1993-04-16
申请人： 후지쯔 가부시끼가이샤
发明人： 에마다이지 , 이케다도시미
IPC分类号： H01L27/10
CPC分类号： H01L27/105 , H01L27/10817 , H01L27/11 , H01L27/1116 , H01L28/86

24. 发明授权

KR1019960002097B1 반도체장치의 커패시터 제조방법 失效
标题翻译：制造半导体器件电容器的方法
公开(公告)号：KR1019960002097B1
公开(公告)日：1996-02-10
申请号：KR1019920021231
申请日：1992-11-12
申请人： 삼성전자주식회사
发明人： 한기만 , 황창규 , 강덕동 , 최영제 , 윤주영
IPC分类号： H01L27/04
CPC分类号： H01L27/10852 , H01L21/32134 , H01L21/32139 , H01L21/32155 , H01L27/10808 , H01L28/84 , H01L28/86 , H01L28/90 , H01L29/66181 , Y10S148/016 , Y10S148/138
摘要： The comprises (a) forming a polycrystalline layer of microscopic structure grains that allow for inclusion of an impurity on a semiconductor substrate; and (b) etching to cut into the boundary areas of the grains, and making the polycrystalline surface rugged. The polycrystalline layer is patterned. An oxide is formed on the surface and then removed. The predetermined depth is smaller than the thickness of the polycrystalline layer. An impurity is doped during or after deposition of the polycrystalline layer; and more pref. again on the whole surface after being made rugged. The polycrystalline layer is made rugged using an etchant that can esp. etch the impurity well. The impurity is a phosphorus ion and the etchant is a phosphoric acid. The layer is formed by CVD or a heat treatment. The capacitor formation method is adopted to a stacked, a trench and a stacked-trench structure. A silicon nitride and a high temp. oxide (HTO) are stacked on the substrate before patterning the polycrystalline layer and pt. of the HTO is removed after forming the first electrode.
摘要翻译：包括（a）形成允许在半导体衬底上包含杂质的微结构晶粒的多晶层; 和（b）蚀刻以切割成晶粒的边界区域，并使多晶表面坚固。图案化多晶层。在表面上形成氧化物，然后除去。预定深度小于多晶层的厚度。在沉积多晶层期间或之后掺杂杂质; 和更多的。再次在整个表面上被制成坚固。使用可以特别地使用的蚀刻剂使多晶层变得坚固。蚀刻杂质很好。杂质是磷离子，蚀刻剂是磷酸。该层通过CVD或热处理形成。电容器形成方法采用堆叠，沟槽和堆叠沟槽结构。氮化硅和高温氧化物（HTO）在图案化多晶层和pt之前堆叠在衬底上。在形成第一电极之后去除HTO。

25. 发明授权

KR101871544B1 가변 폭의 디지트를 갖는 맞물림 커패시터 有权
公开(公告)号：KR101871544B1
公开(公告)日：2018-08-02
申请号：KR1020147007722
申请日：2012-05-29
申请人： 자일링크스 인코포레이티드
发明人： 우자오윈디 , 우파디하야파라그 , 지앙쉬웬
IPC分类号： H01L49/02
CPC分类号： H01L28/86 , Y10T29/43
摘要： 가변폭의디지트를갖는맞물림커패시터가개시된다. 커패시터(100)의일 실시예는제 1 복수의전도성디지트(110) 및제 1 복수의전도성디지트(110)와연동방식으로배치된제 2 복수의전도성디지트(110)를포함하여, 맞물림구조가형성되도록한다. 제 1 복수의전도성디지트(110) 및제 2제 2 전도성디지트(110)는총괄하여디지트세트를형성하고, 여기서디지트세트(110)의제 1 디지트의폭은디지트세트의제 2 디지트에대하여불균일하다.

26. 发明授权

KR101790097B1 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법 有权
标题翻译：电容器形成方法及使用其的半导体装置制造方法
公开(公告)号：KR101790097B1
公开(公告)日：2017-10-26
申请号：KR1020110035878
申请日：2011-04-18
申请人： 삼성전자주식회사
发明人： 구봉진 , 이종철 , 탁용석 , 유영섭 , 조규호 , 임종성
IPC分类号： H01L27/108 , H01L49/02
CPC分类号： H01L28/86 , H01L27/10817 , H01L28/90
摘要： 커패시터형성방법에서, 기판상에비정질실리콘, 도핑된비정질실리콘, 폴리실리콘혹은도핑된폴리실리콘을사용하여몰드막을형성한다. 상기몰드막을관통하여상기기판일부를노출시키는개구를형성한다. 상기개구의측벽상에배리어막패턴을형성한다. 상기노출된기판및 상기배리어막패턴상에하부전극을형성한다. 상기몰드막및 상기배리어막패턴을제거한다. 상기하부전극상에유전막및 상부전극을순차적으로형성한다. 상기커패시터는높은종횡비를가지며우수한특성을갖는다.
摘要翻译：在用于形成电容器的方法中，使用非晶硅，掺杂非晶硅，多晶硅或掺杂多晶硅在衬底上形成模塑膜。并且通过模塑膜形成开口以暴露部分衬底。阻挡膜图案形成在开口的侧壁上。在暴露的衬底和阻挡膜图案上形成下电极。模具膜和阻挡膜图案被去除。在下电极上依次形成电介质层和上电极。电容器具有高长宽比，并具有优异的特性。

27. 发明授权

KR101635828B1 커패시터 장치 및 그 제조 방법 有权
标题翻译：电容器及其制造方法
公开(公告)号：KR101635828B1
公开(公告)日：2016-07-04
申请号：KR1020100080407
申请日：2010-08-19
申请人： 삼성전자주식회사
发明人： 장동열 , 신화숙
IPC分类号： H01L29/92 , H01L29/94 , H01L23/522 , H01L27/08 , H01L49/02
CPC分类号： H01L29/94 , H01L23/5223 , H01L27/0805 , H01L28/86 , H01L28/90 , H01L29/92 , H01L2924/0002 , H01L2924/00
摘要： 본발명은커패시터장치및 그제조방법에관한것으로, 커패시터장치는제1 도전형을가지고제1 전압이인가되는제1 웰및 제2 도전형을가지고제2 전압이인가되는제2 웰을가지는기판, 및제1 또는제 2 웰과절연되도록제1 또는제2 웰의상부에배치된게이트전극을포함하고, 커패시터장치의커패시턴스는제1 웰과제2 웰사이의제1 커패시턴스및 제1 또는제2 웰과게이트전극사이의제2 커패시턴스를포함한다.

28. 发明授权

KR101595788B1 커패시터 구조물 및 그 제조 방법 有权
标题翻译：电容器结构及其制造方法
公开(公告)号：KR101595788B1
公开(公告)日：2016-02-22
申请号：KR1020090022867
申请日：2009-03-18
申请人： 삼성전자주식회사
发明人： 정철호
IPC分类号： H01G4/33 , H01G4/30
CPC分类号： H01G4/228 , H01G4/33 , H01L23/5223 , H01L28/86 , H01L28/90 , H01L2924/0002 , Y10T29/43 , H01L2924/00
摘要： 커패시터구조물은제1 전극, 제1 절연막, 제2 전극, 제2 절연막, 제3 전극, 제4 전극, 제1 플러그들, 제2 플러그들및 제3 절연막을포함한다. 제1 전극, 제1 절연막및 제2 전극은기판상에순서대로구비된다. 제2 절연막은제1 전극, 제1 절연막및 제2 전극을덮는다. 제3 전극은제2 절연막상에구비되고, 평면구조의콤(comb) 형태를갖는다. 제4 전극은제2 절연막상에구비되고, 평면구조의콤 형태를가지며제3 전극과이격되어제3 전극사이에배치된다. 제1 플러그들은제2 전극과제3 전극을전기적으로연결하고, 제2 플러그들은제1 전극과제4 전극을전기적으로연결한다. 제3 절연막은제3 전극과제4 전극사이에구비된다.

29. 发明公开

KR1020150035222A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020150035222A
公开(公告)日：2015-04-06
申请号：KR1020130115520
申请日：2013-09-27
申请人： 에스케이하이닉스 주식회사
发明人： 오성래 , 손창만 , 성상현 , 곽대훈
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L28/90 , H01L23/5223 , H01L27/11531 , H01L27/1157 , H01L27/11582 , H01L28/86 , H01L29/94 , H01L2924/0002 , H01L2924/00
摘要： 본기술은기판상에형성된절연막; 상기절연막을관통하는캐패시터용제1 전극; 및상기절연막을관통하고, 상기제1 전극의하부면보다높게위치된하부면을포함하는캐패시터용제2 전극을포함한다.
摘要翻译：本发明涉及一种半导体器件，该半导体器件由于电容器由穿过绝缘膜的第一和第二电极组成，所以减小了衬底内的电容器占有面积。半导体器件包括：形成在衬底上的绝缘膜; 用于使电容器穿过绝缘膜的第一电极; 以及用于电容器的第二电极，其通过绝缘膜并且其下侧处于比第一电极相同的更高的位置。

30. 发明公开

KR1020140062493A 가변 폭의 디지트를 갖는 맞물림 커패시터 审中-实审
标题翻译：具有变化幅度的数字电容器
公开(公告)号：KR1020140062493A
公开(公告)日：2014-05-23
申请号：KR1020147007722
申请日：2012-05-29
申请人： 자일링크스 인코포레이티드
发明人： 우자오윈디 , 우파디하야파라그 , 지앙쉬웬
IPC分类号： H01L49/02
CPC分类号： H01L28/86 , Y10T29/43
摘要： 가변 폭의 디지트를 갖는 맞물림 커패시터가 개시된다. 커패시터(100)의 일 실시예는 제 1 복수의 전도성 디지트(110) 및 제 1 복수의 전도성 디지트(110)와 연동 방식으로 배치된 제 2 복수의 전도성 디지트(110)를 포함하여, 맞물림 구조가 형성되도록 한다. 제 1 복수의 전도성 디지트(110) 및 제 2제 2 전도성 디지트(110)는 총괄하여 디지트 세트를 형성하고, 여기서 디지트 세트(110)의 제 1 디지트의 폭은 디지트 세트의 제 2 디지트에 대하여 불균일하다.

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