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21. 发明授权

KR100933670B1 캘리브래이션 회로 및 집적회로 有权
标题翻译：校准电路和集成电路
公开(公告)号：KR100933670B1
公开(公告)日：2009-12-23
申请号：KR1020080087521
申请日：2008-09-05
申请人： 에스케이하이닉스 주식회사 , 한양대학교 산학협력단
发明人： 정종호 , 이재진 , 곽계달 , 박경수 , 최재웅 , 채명준
IPC分类号： G11C7/10 , G11C5/14
CPC分类号： G11C7/1048 , G11C5/147 , G11C7/22 , G11C2207/2254
摘要： PURPOSE: A calibration circuit and an integrated circuit are provided to eliminate an impedance mismatch exactly by reducing a quantization error. CONSTITUTION: A ZQ calibration circuit comprises a pull-up calibration resister circuit(301), a dummy calibration resister circuit(303), a pull down calibration resister circuit(305), a reference voltage generator(307), first pull-up/pull down comparators(309,311), second pull-up/pull down comparators(323,325), pull-up/pull down hold logic circuits(319,321) and pull-up/pull down counters(313,315). First calibration is performed by the pull-up calibration resister circuit, the first pull-up comparator, the pull-up hold logic circuit and the pull-up counter. A first pull-up calibration code of N-bits except for the least significant bit is generated by the first calibration. Second calibration is performed by the second pull-up comparator. A second pull-up calibration code is generated by the second calibration.
摘要翻译：目的：提供校准电路和集成电路，以通过减少量化误差来精确地消除阻抗失配。构成：ZQ校准电路包括上拉校准电阻（301），虚拟校准电阻电路（303），下拉校准电路（305），参考电压发生器（307），第一上拉/ 下拉比较器（309,311），第二上拉/下拉比较器（323,325），上拉/下拉保持逻辑电路（319,321）和上拉/下拉计数器（313,315）。第一次校准由上拉校准电路，第一个上拉比较器，上拉保持逻辑电路和上拉计数器进行。通过第一次校准产生除最低有效位之外的N位的第一个上拉校准码。第二校准由第二上拉比较器执行。通过第二次校准生成第二个上拉校准码。

22. 发明公开

KR1020090093558A 셀프 리프레쉬 오실레이터 无效
标题翻译：自激振荡器
公开(公告)号：KR1020090093558A
公开(公告)日：2009-09-02
申请号：KR1020080019150
申请日：2008-02-29
申请人： 에스케이하이닉스 주식회사
发明人： 정종호
IPC分类号： G11C11/406 , G11C11/401 , G11C11/402 , G11C11/403
CPC分类号： G11C11/40615 , G11C11/40626 , G11C11/4076 , G11C2207/2254 , H03K3/0315
摘要： A self refresh oscillator is provided to control a self refresh cycle through a voltage in proportion to a temperature change. A self refresh oscillator includes a ring oscillator(20), an enable circuit part(MN7,MN8,MN10~MN14), a current mirror terminal(MP1~MP6,MN1~MN6), and a control switching part. The enable circuit part controls an operation of the ring oscillator. The enable circuit part comprises a switching part connected between an output terminal of the ring oscillator and a ground power source. The switching part operates the ring oscillator by being controlled into an off state when an enable signal of the ring oscillator is applied. The current mirror terminal controls a cycle of the ring oscillator. The control switching part controls a current flowing to the current mirror terminal through a voltage in proportion to temperature.
摘要翻译：提供自刷新振荡器以通过与温度变化成比例的电压来控制自刷新周期。自刷新振荡器包括环形振荡器（20），使能电路部分（MN7，MN8，MN10〜MN14），电流镜像终端（MP1〜MP6，MN1〜MN6）和控制切换部分。使能电路部分控制环形振荡器的操作。使能电路部分包括连接在环形振荡器的输出端子和接地电源之间的开关部件。当施加环形振荡器的使能信号时，开关部分通过被控制成关断状态来操作环形振荡器。电流镜像终端控制环形振荡器的周期。控制切换部通过与温度成比例的电压来控制流向电流镜端子的电流。

23. 发明授权

KR100861308B1 온 다이 터미네이션 장치 有权
标题翻译：开机终端设备
公开(公告)号：KR100861308B1
公开(公告)日：2008-10-01
申请号：KR1020070065406
申请日：2007-06-29
申请人： 에스케이하이닉스 주식회사
发明人： 정종호
IPC分类号： G11C11/40
CPC分类号： G11C7/1051 , G11C5/063 , G11C7/1057 , G11C7/22 , G11C11/4093 , G11C29/022 , G11C29/028
摘要： An on die termination device is provided to perform analysis on terminal resistors easily by varying resistance of terminals easily according to a test signal. An on die termination device includes an on die termination controller(3) and an on die termination resistor unit(4). The on die termination controller generates at least one resistance increase signal as a resistance increase enable signal and at least one resistance decrease signal as a resistance decrease enable signal in a test mode. The on die termination resistor unit driven by a driving signal adjusts on die termination resistance by the resistance increase and decrease signals.
摘要翻译：提供了一种芯片终端装置，通过根据测试信号容易地改变端子电阻来容易地对端子电阻器进行分析。芯片终端装置包括芯片上终端控制器（3）和芯片上终端电阻器单元（4）。芯片终端控制器在测试模式中产生至少一个电阻增加信号作为电阻增加使能信号和至少一个电阻降低信号作为电阻降低使能信号。由驱动信号驱动的管芯端接电阻单元通过电阻增加和减小信号调节管芯终端电阻。

24. 发明授权

KR100813549B1 내부 전압 생성 회로 失效
标题翻译：内部电压发生电路
公开(公告)号：KR100813549B1
公开(公告)日：2008-03-17
申请号：KR1020060111850
申请日：2006-11-13
申请人： 에스케이하이닉스 주식회사
发明人： 정종호
IPC分类号： G11C5/14 , G11C7/22
摘要： An internal voltage generating circuit is provided to achieve stable operation by overcoming threshold voltage loss at a charge pump, by increasing a voltage of a clock signal by increasing a supply voltage of an oscillator. A level detector(500) outputs a detection signal by comparing a reference voltage with an internal voltage. An oscillator(600) operates according to the output of the level detector. A pumping unit(10) generates a boosted clock signal by boosting an output signal of the oscillator, and generates an internal voltage in response to the boosted clock signal. The pumping unit includes a clock boosting stage(700) generating the boosted clock signal by boosting the output signal of the oscillator and a charge pump stage(800) outputting the internal voltage in response to the boosted clock signal.
摘要翻译：提供内部电压产生电路以通过克服振荡器的电源电压来增加时钟信号的电压，克服电荷泵上的阈值电压损耗来实现稳定的操作。电平检测器（500）通过将参考电压与内部电压进行比较来输出检测信号。振荡器（600）根据电平检测器的输出进行工作。泵送单元（10）通过升高振荡器的输出信号来产生升压时钟信号，并且响应于升压的时钟信号而产生内部电压。泵送单元包括通过升高振荡器的输出信号并响应于升压时钟信号输出内部电压的电荷泵级（800）产生升压时钟信号的时钟升压级（700）。

25. 发明授权

KR100808054B1 저전력 온도정보 출력장치 失效
标题翻译：低功率柴油热传感器
公开(公告)号：KR100808054B1
公开(公告)日：2008-02-28
申请号：KR1020060106113
申请日：2006-10-31
申请人： 에스케이하이닉스 주식회사
发明人： 정종호
IPC分类号： G11C11/406 , G11C11/4074
CPC分类号： G01K7/01 , G01K7/425 , G11C11/40626 , G11C7/04
摘要： A low power on die thermal sensor is provided to achieve low power consumption by minimizing operation time of a tracking part. A low power control part enables the operation of a tracking part(200), and generates a second enable signal to stop the operation of the tracking part after minimum tracking operation time of the tracking part. A band gap part(100) generates a voltage with temperature information. The tracking part is enabled according to the second enable signal, and tracks the voltage level generated in the band gap part.
摘要翻译：提供了一种低功耗的模具热传感器，通过最小化跟踪部件的操作时间来实现低功耗。低功率控制部件能够进行跟踪部分（200）的操作，并且产生第二使能信号，以在跟踪部分的最小跟踪操作时间之后停止跟踪部分的操作。带隙部分（100）产生具有温度信息的电压。跟踪部分根据第二使能信号使能，并跟踪在带隙部分中产生的电压电平。

26. 发明公开

KR1020020042165A 감광막 패턴 형성방법 无效
标题翻译：形成光电子图案的方法
公开(公告)号：KR1020020042165A
公开(公告)日：2002-06-05
申请号：KR1020000071947
申请日：2000-11-30
申请人： 에스케이하이닉스 주식회사
发明人： 정종호
IPC分类号： H01L21/027
摘要： PURPOSE: A formation method of a photoresist pattern is provided to improve a stability of processes by preventing an abrupt CD(Critical Dimension) change according to a temperature change. CONSTITUTION: An insulating layer(21) and a photoresist are sequentially deposited on a substrate. Then, a photoresist pattern(22a) is formed by patterning the photoresist using an exposure and a development. A water-soluble resin layer(23) is deposited on the entire surface of the resultant structure. Then, a post baking processing is performed on the photoresist pattern(22a) deposited with the water-soluble resin layer(23), thereby gently controlling a CD(Critical Dimension) decrease by restraining a fluidity of the photoresist pattern(22a). Then, the water-soluble resin layer(23) is removed.
摘要翻译：目的：提供光致抗蚀剂图案的形成方法，以通过根据温度变化防止突然的CD（临界尺寸）变化来提高工艺的稳定性。构成：在衬底上依次沉积绝缘层（21）和光致抗蚀剂。然后，通过使用曝光和显影来图案化光致抗蚀剂图案（22a）来形成光致抗蚀剂图案（22a）。在所得结构的整个表面上沉积水溶性树脂层（23）。然后，对沉积有水溶性树脂层（23）的光致抗蚀剂图案（22a）进行后烘烤处理，从而通过抑制光致抗蚀剂图案（22a）的流动性轻轻地控制CD（临界尺寸）降低。然后，除去水溶性树脂层（23）。

27. 发明公开

KR1020000073803A 에스티아이의 오버레이 마크 형성방법 无效
标题翻译：用于制造浅层分离的叠加标记的方法
公开(公告)号：KR1020000073803A
公开(公告)日：2000-12-05
申请号：KR1019990017343
申请日：1999-05-14
申请人： 에스케이하이닉스 주식회사
发明人： 정종호
IPC分类号： H01L21/027
摘要： PURPOSE: A method for manufacturing an overlay mark of a shallow trench isolation(STI) is provided to increase precision of a wafer alignment, by patterning a thin oxidation layer between nitride layers, and to form a step difference by a less reduced thickness of the oxidation layer in a chemical mechanical polishing(CMP) process, so that an overlay mark can be easily checked by the step difference in a subsequent photo process. CONSTITUTION: A nitride layer is evaporated on a silicon wafer(1), and pluralities of photoresist separated fine intervals from each other are patterned. The exposed nitride is etched. After the silicon wafer is etched to form a shallow trench isolation(STI) structure, the photoresist is eliminated. An oxidation layer(4) is evaporated on the entire surface of the nitride layer to fill the STI structure. The oxidation layer is planarized by a chemical mechanical polishing(CMP) process until the nitride layer is exposed, and the nitride layer is wet-etched and cleaned.
摘要翻译：目的：提供一种用于制造浅沟槽隔离（STI）的覆盖标记的方法，以通过在氮化物层之间构图薄的氧化层来增加晶片对准的精度，并通过较小的厚度的厚度形成阶梯差化学机械抛光（CMP）工艺中的氧化层，使得可以通过随后的照相处理中的阶差来容易地检查覆盖标记。构成：在硅晶片（1）上蒸发氮化物层，并且对彼此间隔的细微间隔的多个光致抗蚀剂进行图案化。暴露的氮化物被蚀刻。在硅晶片被蚀刻以形成浅沟槽隔离（STI）结构之后，光致抗蚀剂被去除。在氮化物层的整个表面上蒸发氧化层（4）以填充STI结构。通过化学机械抛光（CMP）工艺将氧化层平坦化，直到氮化物层被暴露，并且氮化物层被湿蚀刻和清洁。

28. 实用新型

KR2019970046740U 반도체 제조용 반응성 이온 에칭 장치 无效
标题翻译：用于半导体制造的反应离子蚀刻设备
公开(公告)号：KR2019970046740U
公开(公告)日：1997-07-31
申请号：KR2019950039682
申请日：1995-12-11
申请人： 에스케이하이닉스 주식회사
发明人： 정종호 , 김준원 , 문창순
IPC分类号： H01L21/306
摘要： 본고안은플라즈마밀도가높을수록래디컬의밀도가이온의밀도보다더 많이증가하는특성을최대한이용하여화학적인에칭특성을강화시킴으로써비피엘(BPL : Buffered Poly LOCOS)구조의폴리제거공정에효과적으로적용할수 있도록한 반도체제조용반응성이온에칭장치에관한것으로, 이와같은본 고안은챔버의상하부에대향되게배치되는한 쌍의전극을포함하며, 상기전극사이에생성되는높은밀도의플라즈마소스로부터발생된이온이하부전극에놓인웨이퍼로도달하여웨이퍼의폴리등을식각, 제거하도록된 반도체제조용반응성이온에칭장치에있어서, 상기상부전극은상부파워에연결되고, 하부전극은이온의직진성을감소시킬수 있도록접지되어구성된다. 이와같은본 고안에의하면, 전기장을형성하는백 바이어스를제거함으로써종래의장치에비해높은플라즈마밀도, 특히높은래디컬밀도를얻을수 있으므로화학적에칭특성이강화되어찌꺼기없이폴리를보다효과적으로제거할수 있다. 또백바이어스의제거로에칭반응중간의충돌이활성화되고이온에너지가감소되므로기판에가해지는물리적인데미지를줄일수 있다.

29. 发明公开

KR1019970024210A 반도체 소자의 디램 제조방법 无效
公开(公告)号：KR1019970024210A
公开(公告)日：1997-05-30
申请号：KR1019950036429
申请日：1995-10-20
申请人： 에스케이하이닉스 주식회사
发明人： 정종호 , 박계순 , 김준원
IPC分类号： H01L27/108
摘要： 본 발명은 반도체 소자의 디램 제조방법을 개시한다. 개시된 방법은 소자 분리막과 게이트 전극, 소오스 전극 및 드레인 전극을 구비한 반도체 기판에 제1절연막을 형성하고 상기 드레인 전극을 노출시키는 비트 라인 콘택홀을 형성한다음 비트라인을 형성하고 전체 구조 상부에 제2절연막을 형성한후 스토리지 노드 콘택홀을 형성한 후, 상부에 유전체막을 형성하고 플레이트 전극을 형성하는 반도체 소자의 디램 제조방법에 있어서, 상기 스토리지 노드 전극은 스토리지 노드 콘택홀이 형성되어 있는 구조물 상부에 제1폴리실리콘층을 증착하는 단계; 상기 제1폴리실리콘층 상부에 제3절연막을 형성하는 단계; 상기 제1폴리실리콘층 및 제3절연막을 형성하는 단계; 상기 제1폴리실리콘층 및 제3절연막을 스토리지 노드 콘택홀 영역 주변에만 존재하도록 소정 부분 식각하는 단계; 상기 구조물 상부에 스페이서용 폴리실리콘을 증착하는 단계; 상기 스페이서용 폴리실리콘을 이방성 식각하여 식각이 이루어진 제1폴리실리콘층 및 제3절연막의 양측벽에 스페이서를 형성하는 단계; 전체 구조 상부에 식각 방지용 절연막을 소정 두께로 형성하는 단계; 상기 식각이 이루어진 제3절연막을 사진 식각 공정에 의해 형성된 마스크 패턴으로 소정 부분을 식각하여 제1폴리실리콘층의 일부분을 노출시키는 단계; 상기 구조물 상부에 제2폴리실리콘층을 형성하는 단계; 상기 제2폴리실리콘층을 소정 부분 식각하여 소정의 패턴을 형성하는 단계; 및 상기 제2폴리실리콘의 하부에 잔존하는 제3절연막을 식각하는 단계를 포함한다.

30. 发明公开

KR1019960026068A 반자성체 적층을 통한 에치균일화 방법 无效
标题翻译：通过层压半导体来蚀刻均衡的方法
公开(公告)号：KR1019960026068A
公开(公告)日：1996-07-20
申请号：KR1019940039848
申请日：1994-12-30
申请人： 에스케이하이닉스 주식회사
发明人： 정종호 , 문창순
IPC分类号： H01L21/00
摘要： 본 발명은 트래스포머 커플 플라스마 어셈블리를 이용한 에치 방법에 있어서, 코일과 절연판 사이에 위치하는 버큠 이그조스트 포트 반대부위에 반자성체를 적층하여 전장 및 자장을 불균일하게 형성시킴으로써, 이온농도의 분포를 불균일하게 생성하여 에치 비율 및 선택 비율을 균일하게 형성토록함을 특징으로 하는 반자성체 적층을 통한 에치 균일화 방법에 관한 것으로, 균일한 이온 농도를 생성하도록 설계되어 있는 장치의 경우, 버큠 이그조스트 포트 부위의 웨이퍼 쪽으르 폴리머성 생성물이 집중 증착되어 에치 비율이 감소되어 에치의 균일화를 나쁘게 하는 원인으로 작용하게 되는 문제점이 있어, 본 발명은 이온농도를 비대칭적으로 분포시킬 수 있도록, 코일과 절연판 사이에 반자성체를 적층함으로써, 폴리머성 생성물이 고루 증착되도 하여 에치 균일화를 가능토록하여 반도체 수율 및 프로세스 타임을 단출시킬 수 있다.

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